[发明专利]基于FPGA的V‑BY‑ONE编解码系统及方法有效
| 申请号： | 201510512724.9 | 申请日： | 2015-08-19 |
| 公开（公告）号： | CN105118409B | 公开（公告）日： | 2017-12-26 |
| 发明（设计）人： | 郑增强 | 申请（专利权）人： | 武汉精测电子技术股份有限公司 |
| 主分类号： | G09G3/00 | 分类号： | G09G3/00;G09G3/36 |
| 代理公司： | 武汉开元知识产权代理有限公司42104 | 代理人： | 黄行军,李满 |
| 地址： | 430070 湖北省武汉*** | 国省代码： | 湖北;42 |
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| 摘要： | 本发明公开了一种基于FPGA的V‑BY‑ONE编解码系统，组包模块的信号输出端通过第一双时钟先入先出队列模块连接编码模块的信号输入端，编码模块的信号输出端连接扰码模块的信号输入端，扰码模块的信号输出端通过串并转换器连接解扰模块的信号输入端，解扰模块的信号输出端连接解包模块的信号输入端，解包模块的信号输出端连接解码模块的信号输入端，解码模块的信号输出端连接第二双时钟先入先出队列模块的信号输入端。本发明能使液晶测试装置的体积和功耗大幅减小，同时集成度大幅提高。 | ||
| 搜索关键词： | 基于 fpga by one 解码 系统 方法 | ||
【主权项】：
一种基于FPGA的V‑BY‑ONE编解码系统，其特征在于：包括组包模块(1)、第一双时钟先入先出队列模块(2)、编码模块(3)、扰码模块(4)、串并转换器(5)和解码单元，其中，所述组包模块(1)的信号输出端通过第一双时钟先入先出队列模块(2)连接编码模块(3)的信号输入端，编码模块(3)的信号输出端连接扰码模块(4)的信号输入端，扰码模块(4)的信号输出端通过串并转换器(5)连接解码单元的信号输入端；所述解码单元包括解扰模块(6)、解包模块(7)、解码模块(8)、第二双时钟先入先出队列模块(9)，所述解扰模块(6)的信号输入端与串并转换器(5)连接，解扰模块(6)的信号输出端连接解包模块(7)的信号输入端，解包模块(7)的信号输出端连接解码模块(8)的信号输入端，解码模块(8)的信号输出端连接第二双时钟先入先出队列模块(9)的信号输入端。
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