[发明专利]基于FPGA的V‑BY‑ONE编解码系统及方法

说明书

技术领域

本发明涉及大尺寸液晶模组的测试技术领域，具体地指一种基于FPGA(Field－Programmable Gate Array，即现场可编程门阵列)的V-BY-ONE(一种高清数字显示接口)编解码系统及方法。

背景技术

随着消费的需求提升，液晶模组尺寸越来越大，分辨率越来越高，液晶模组的测试装置所需要的信号的带宽越来越高，目前基于传统LVDS(Low-Voltage Differential Signaling，低压差分信号)接口的测试装置，是由芯片直接输出多组低压差分测试信号进行液晶模组的检测，存在如下技术问题：

1、基于LVDS接口的测试装置中的低压差分信号速率低(大多数低压差分信号速率在1Gbps以下，最高不超过1.5Gbps)，高带宽需要的传输线缆繁多；

2、基于LVDS接口的测试装置中的每组低压差分信号均需要传输时钟，多组低压差分信号需要对应的多路时钟，降低了有效带宽。

3、多路低压差分信号传输时的功耗大，电磁干扰严重。

针对上述技术问题，技术人员开发出了基于ASIC专有芯片的V-BY-ONE(一种专用于图像传输的数字接口标准)测试装置，该装置将输出的低压差分测试信号经过ASIC专有芯片转换成V-BY-ONE信号，并用转换后的V-BY-ONE信号进行液晶模组的检测，经过一段时间的使用后，技术人员发现上述基于ASIC专有芯片的V-BY-ONE测试装置存在如下技术问题：

1、基于ASIC专有芯片的V-BY-ONE测试装置的单芯片支持通道少，多通道(即多个芯片)时导致PCB(Printed Circuit Board，印制电路板)面积大，功耗高。

2、基于ASIC专有芯片的V-BY-ONE测试装置的系统复杂，同步困难；

3、基于ASIC专有芯片的V-BY-ONE测试装置在进行测试时，需要将低压差分信号转换为V-BY-ONE信号，需要增加相应的转换接口，增加了测试装置额外的体积；

4、基于ASIC专有芯片的V-BY-ONE测试装置的速率范围固定，灵活性差，不能支持高速率传输。

发明内容

本发明的目的就是要提供一种基于FPGA的V-BY-ONE编解码系统及方法，该系统和方法能使液晶测试装置的体积和功耗大幅减小，同时集成度大幅提高。

为实现此目的，本发明所设计的基于FPGA的V-BY-ONE编解码系统，其特征在于：包括组包模块、第一双时钟先入先出队列模块、编码模块、扰码模块、串并转换器和解码单元，其中，所述组包模块的信号输出端通过第一双时钟先入先出队列模块(Double Clock FIFO，First Input First Output)连接编码模块的信号输入端，编码模块的信号输出端连接扰码模块的信号输入端，扰码模块的信号输出端通过串并转换器连接解码单元的信号输入端。

所述解码单元包括解扰模块、解包模块、解码模块、第二双时钟先入先出队列模块，所述解扰模块的信号输入端与串并转换器连接，解扰模块的信号输出端连接解包模块的信号输入端，解包模块的信号输出端连接解码模块的信号输入端，解码模块的信号输出端连接第二双时钟先入先出队列模块的信号输入端。

一种V-BY-ONE编解码的方法，它包括如下步骤：

步骤1：分离视频输入信号送入组包模块1内按V-BY-ONE协议的规则进行组包处理，形成包含视频数据和控制数据的数据包；

步骤2：组包模块将包含视频数据和控制数据的数据包发送到第一双时钟先入先出队列模块进行时钟域转换处理，将包含视频数据和控制数据的数据包的时钟域转换到V-BY-ONE信号接口层对应的时钟域；

步骤3：第一双时钟先入先出队列模块将转换时钟域后的数据包发送到编码模块，在编码模块中对转换时钟域后的数据包按照V-BY-ONE协议规定的模式进行编码，形成V-BY-ONE协议模式数据包；

步骤4：编码模块将编码后形成的V-BY-ONE协议模式数据包送入扰码模块进行扰码处理；

步骤5：扰码模块将扰码处理后的V-BY-ONE协议模式数据包通过串并转换器发送到解扰模块进行与上述扰码处理对应的解扰处理；

步骤6：解扰模块将解扰处理后的V-BY-ONE协议模式数据包送入解包模块进行与上述组包对应的解包处理，还原成上述V-BY-ONE协议模式数据包；