[发明专利]一种用于杂散抑制的分频比调制器

摘要

本发明属于信号源领域，具体公开了一种用于杂散抑制的分频比调制器。所述分频比调制器包括多级累加器和多个反馈寄存器，被配置为用于对输入的小数频率进行累加；多个缓冲寄存器，被配置为用于接收各级累加器的进位；误差消除模块，被配置为用于接收所述进位，并在每个时钟周期产生一个数据；加法器一，被配置为用于将误差消除模块产生的数据与输入的整数频率运算得到当前时钟周期输入到分频器的分频比；同步触发器，被配置为用于接收所述分频比并控制分频器；反馈寄存器、缓冲寄存器和误差消除模块由时钟信号一驱动，每个时钟信号一对应一个时钟周期；同步触发器由时钟信号二驱动。本发明利于减少分频比输出的亚稳态，减少杂散和相位噪声。

主权项

一种用于杂散抑制的分频比调制器，其特征在于，包括：多级累加器和多个反馈寄存器，被配置为用于对输入的小数频率进行累加；多个缓冲寄存器，被配置为用于接收各级累加器的进位；误差消除模块，被配置为用于接收所述进位，并在每个时钟周期产生一个数据；加法器一，被配置为用于将误差消除模块产生的数据与输入的整数频率运算得到当前时钟周期输入到分频器的分频比；同步触发器，被配置为用于接收所述分频比并控制分频器；反馈寄存器、缓冲寄存器和误差消除模块由时钟信号一驱动，每个时钟信号一对应一个时钟周期；同步触发器由时钟信号二驱动，时钟信号二的频率为时钟信号一的频率2～4倍；定义所述累加器的级数为N，N为正整数；输入的小数频率作为第1级累加器的一个输入；第i级累加器的输出一路作为第i+1级累加器的一个输入，另一路经过反馈寄存器反馈至第i级累加器的输入端并作为该第i级累加器的另一个输入，其中，1≤i≤N‑1；第N级累加器的输出通过反馈寄存器反馈至第N级累加器的输入端并作为第N级累加器的另一个输入；误差消除模块包括加法器二和延迟寄存器，各级累加器进位信号的运算在加法器二中完成，延迟寄存器为累加器的进位信号提供一个时钟周期延迟；第i级误差消除数据的产生，由第i级累加器的进位信号加上第i+1级累加器的进位信号，再减去第i+1级累加器进位信号经过一个时钟周期延迟之后的信号得到；第1级误差消除数据与整数频率矢量求和得到当前时钟周期输入到分频器的分频比。