[发明专利]通过串行并行总线相互转换以减少线缆数量的方法

摘要

本发明设计一种通过串行并行总线相互转换以减少线缆数量的方法，采用一颗CPLD或FPGA可编程逻辑芯片，且芯片内部带有DLL（delay‑locked loop）和DDR（Double Data Rate）功能，以及芯片的管脚速率和系统时钟频率应至少是所有低速信号2倍以上。各类低速总线信号、各类低速信号送入至可编程逻辑芯片，其随路同步时钟或其他时钟也送入至可编程逻辑芯片。FIFO存储单元用于串并转换时数据缓存用。DDR采样单元用于低速信号在时钟的上升沿、下降沿同时采样，从而降低可编程逻辑芯片内部系统时钟频率2倍，降低了对芯片内的系统时钟频率要求。

主权项

一种通过串行并行总线相互转换以减少线缆数量的方法，其特征是：采用一颗CPLD或FPGA的可编程逻辑芯片，要求芯片内部带有DLL和DDR功能，芯片的管脚速率和系统时钟速率应至少是所有低速信号2倍以上，各类低速总线信号、各类低速信号送入至可编程逻辑芯片，其低速总线的随路同步时钟也送入至可编程逻辑芯片，FIFO存储单元与可编程逻辑芯片连接用于串并转换时数据缓存用，DDR采样单元是可编程逻辑芯片特定功能内置于可编程逻辑芯片中，数据可通过时钟的上升沿、下降沿同时采样，从而降低可编程逻辑芯片内部系统时钟频率2倍，降低了对芯片内的系统时钟频率要求，DLL时钟倍频单元的倍频数根据低速信号最高频率、串行总线每周期的bit数、参考时钟频率决定，计算公式如下：最小倍频数=低速信号最高频率*串行总线每周期bit数/输入时钟频率DLL时钟分频单元分频数和倍频数相同，输出和串行数据相位固定的随路时钟，串行总线在每个随路时钟周期内来传输并行信号的数据；对于串行转并行功能实现方法；串行数据和随路时钟输入至可编程逻辑芯片中，DLL时钟倍频单元倍频数和并串转换中的DLL相同，DLL输出的倍频时钟分别送入DDR采样单元和FIFO存储单元，倍频时钟在随路时钟每个周期内依次取出各个并行信号的数据，从而实现串行转并行功能，如果低速总线需要提供同步随路时钟，则可通过DLL时钟分频单元来产生；所述的并行转串行功能与前述的串行转并行相反；应用时，通过将并行信号转为串行信号传输，达到减少信号传输线缆数量的目的。