[发明专利]3D NAND器件的形成方法在审

专利信息
申请号: 201510225546.1 申请日: 2015-05-05
公开(公告)号: CN106206447A 公开(公告)日: 2016-12-07
发明(设计)人: 胡华勇;叶蕾 申请(专利权)人: 中芯国际集成电路制造(上海)有限公司
主分类号: H01L21/8247 分类号: H01L21/8247;H01L27/115
代理公司: 北京集佳知识产权代理有限公司 11227 代理人: 应战;吴敏
地址: 201203 *** 国省代码: 上海;31
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摘要: 一种3D NAND器件的形成方法,包括:提供半导体衬底,半导体衬底上形成有多层堆叠排布的控制栅结构;形成覆盖所述半导体衬底和控制栅结构的介质层;在所述介质层上形成硬掩膜层,所述硬掩膜层中形成有若干开口;在所述硬掩膜层上形成光刻胶层;进行光刻胶层修剪步骤,去除部分光刻胶层,暴露出最底层的控制栅结构上的开口;进行第一刻蚀步骤,沿开口刻蚀去除部分厚度介质层,在介质层中形成通孔;循环进行光刻胶层修剪步骤和第一刻蚀步骤,依次去除部分光刻胶层,依次暴露出图形化的硬掩膜层中的若干开口,并依次沿对应的开口刻蚀去除部分厚度的介质层,在控制栅结构正上方的介质层中形成若干通孔。本发明的方法防止了刻蚀损伤的产生。
搜索关键词: nand 器件 形成 方法
【主权项】:
一种3D NAND器件的形成方法,其特征在于,包括:提供半导体衬底,所述半导体衬底包括第一区域和第二区域,所述第一区域的半导体衬底上形成有多层堆叠排布的存储结构,所述第二区域的半导体衬底上形成有多层堆叠排布的控制栅结构,每一层控制栅结构包括第一端和与第一端相对的第二端,每一层控制栅结构的第一端与同层的存储结构电连接,若干层控制栅结构的第二端的尺寸从底层向顶层呈阶梯式的逐级减小;形成覆盖所述半导体衬底、存储结构和控制栅结构的介质层;在所述介质层上形成硬掩膜层;图形化所述硬掩膜层,在所述硬掩膜层中形成从第二端向第一端方向排布的若干开口,若干开口相应的位于若干层控制栅结构的第二端正上方;在所述图形化的硬掩膜层上形成光刻胶层,所述光刻胶层填充满若干开口;进行光刻胶层修剪步骤,去除部分光刻胶层,暴露出最底层的控制栅结构第二端正上方的图形化的硬掩膜层中的对应开口;进行第一刻蚀步骤,沿开口刻蚀去除部分厚度介质层,在最底层控制栅结构第二端正上方的介质层中形成通孔;循环进行光刻胶层修剪步骤和第一刻蚀步骤,依次去除部分光刻胶层,依次暴露出图形化的硬掩膜层中从第二端向第一端方向排布的若干开口,并依次沿对应的开口刻蚀去除部分厚度的介质层,在控制栅结构正上方的介质层中形成从第二端向第一端方向排布若干通孔,在进行每一步第一刻蚀步骤时并依次刻蚀加深已形成的通孔的深度;进行第二刻蚀步骤,刻蚀去除部分介质层,加深形成的若干通孔的深度,直至每一个通孔暴露出对应层的控制栅结构的第二端表面;在若干通孔中填充金属,形成若干从第二端向第一端方向排布的若干金属插塞,每一个金属插塞与对应层的控制栅结构的第二端表面电连接。
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