[发明专利]减少的不可校正的存储器错误有效
| 申请号： | 201480008297.4 | 申请日： | 2014-03-05 |
| 公开（公告）号： | CN104969193B | 公开（公告）日： | 2017-01-18 |
| 发明（设计）人： | K.潘加;P.S.达姆勒;R.森达拉姆;S.卡瓦米;J.M.瓦克;D.里维斯 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G06F11/16 | 分类号： | G06F11/16;G06F12/00 |
| 代理公司： | 中国专利代理(香港)有限公司72001 | 代理人： | 王洪斌,徐红燕 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 不可校正的存储器错误可以通过确定用于存储器阵列的集合的逻辑阵列地址并且至少部分地基于存储器阵列的集合内的至少两个存储器阵列的逻辑位置将逻辑阵列地址变换成至少两个唯一阵列地址来减少。然后分别使用至少两个唯一阵列地址来访问至少两个存储器阵列。 | ||
| 搜索关键词： | 减少 不可 校正 存储器 错误 | ||
【主权项】：
一种减少不可校正的存储器错误的方法，包括：确定用于存储器阵列的集合的逻辑阵列地址；至少部分地基于存储器阵列的集合内的至少两个存储器阵列的逻辑位置而将逻辑阵列地址变换成至少两个唯一阵列地址，其中变换所述逻辑阵列地址包括以下各项中的至少一个：基于逻辑位置将逻辑阵列地址旋转数个位置；将逻辑阵列地址的上线旋转逻辑位置的第一倍数，并且将逻辑阵列地址的下线旋转不同于第一倍数的逻辑位置的第二倍数；或者向逻辑阵列地址添加逻辑位置的倍数，并且舍弃任何附加高位；以及分别使用至少两个唯一阵列地址访问至少两个存储器阵列；其中所述变换减少包括来自存储器阵列的集合的数据的错误校正代码字中的不可校正的错误。
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