[发明专利]基于陷阱产生机制的双漏区半导体器件其制造方法及应用有效
| 申请号： | 201410766891.1 | 申请日： | 2014-12-12 |
| 公开（公告）号： | CN104465775B | 公开（公告）日： | 2018-01-05 |
| 发明（设计）人： | 陈海峰 | 申请（专利权）人： | 西安邮电大学 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L29/06;H01L21/336 |
| 代理公司： | 北京科亿知识产权代理事务所(普通合伙)11350 | 代理人： | 汤东凤 |
| 地址： | 710121 陕西*** | 国省代码： | 陕西;61 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明公开了一种基于陷阱产生机制的双漏区半导体器件其制造方法及应用，衬底区上中间设有电学悬浮掺杂区，同时衬底区上两侧均设有漏端掺杂区，电学悬浮掺杂区和漏端掺杂区中间为导电沟道区域，栅绝缘介质层覆盖在电学悬浮掺杂区和陷阱层之上，栅绝缘介质层上两侧分别设有栅端金属电极层，两个栅端金属电极层之间设有绝缘隔离层，漏端掺杂区上设有漏端金属电极层，漏端掺杂区分别使用隔离氧化区与旁边区域隔离，在漏端掺杂区的隔离氧化区另一侧设有衬底电极处，其上为衬底金属电极层。本发明中的器件结构，和传统的CMOS工艺有很好的兼容性。 | ||
| 搜索关键词： | 基于 陷阱 产生 机制 双漏区 半导体器件 制造 方法 应用 | ||
【主权项】：
一种基于陷阱产生机制的双漏区半导体器件，其特征在于，衬底区(1) 上中间设有电学悬浮掺杂区(3)，同时衬底区(1) 上两侧均设有漏端掺杂区(4)，电学悬浮掺杂区(3)和漏端掺杂区(4) 中间为导电沟道区域，导电沟道区域表面设置有陷阱层(5)，栅绝缘介质层(6) 覆盖在电学悬浮掺杂区(3) 和陷阱层(5) 之上，栅绝缘介质层(6) 上两侧分别设有栅端金属电极层(7)，两个栅端金属电极层(7) 之间设有绝缘隔离层(10)，漏端掺杂区(4) 上设有漏端金属电极层(8)，漏端掺杂区(4) 分别使用隔离氧化区(2) 与旁边区域隔离，在漏端掺杂区(4) 的隔离氧化区(2) 另一侧设有衬底电极处，其上为衬底金属电极层(9)。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于西安邮电大学，未经西安邮电大学许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201410766891.1/，转载请声明来源钻瓜专利网。
- 同类专利
- 专利分类
