[发明专利]改善SiGe CMOS工艺中PMOS器件的电学性能的方法有效
| 申请号： | 201410697473.1 | 申请日： | 2014-11-26 |
| 公开（公告）号： | CN104392960A | 公开（公告）日： | 2015-03-04 |
| 发明（设计）人： | 周建华 | 申请（专利权）人： | 上海华力微电子有限公司 |
| 主分类号： | H01L21/8238 | 分类号： | H01L21/8238;H01L21/336 |
| 代理公司： | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人： | 王宏婧 |
| 地址： | 201203 上海市*** | 国省代码： | 上海;31 |
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| 摘要： | 一种改善SiGe CMOS工艺中PMOS器件的电学性能的方法，包括：在衬底中形成浅沟槽隔离；对衬底进行阱注入以在衬底中形成N型阱或P型阱；在衬底上制作栅极氧化层，并在栅极氧化层上淀积栅极多晶硅，并进行栅极多晶硅的光刻，从而形成栅极结构；通过原子淀积生成的二氧化硅保护层；对衬底进行I/O轻掺杂注入以形成I/O器件漏轻掺杂结构；制作用于PMOS的第一栅极侧墙；进行PMOS轻掺杂注入以形成PMOS器件漏轻掺杂结构；执行SMT预处理并随后执行锗硅外延生长工艺；制作第二栅极侧墙；对硅进行NMOS轻掺杂注入以形成NMOS器件漏轻掺杂结构；进行源漏注入并进行热处理形成源漏极。 | ||
| 搜索关键词： | 改善 sige cmos 工艺 pmos 器件 电学 性能 方法 | ||
【主权项】：
一种改善SiGe CMOS工艺中PMOS器件的电学性能的方法，其特征在于包括依次执行下述步骤：第一步骤：在衬底中形成浅沟槽隔离；第二步骤：对衬底进行阱注入以在衬底中形成N型阱或P型阱；第三步骤：在衬底上制作栅极氧化层，并在栅极氧化层上淀积栅极多晶硅，并进行栅极多晶硅的光刻，从而形成栅极结构；第四步骤：通过原子淀积在衬底表面生成二氧化硅保护层；第五步骤：对衬底进行I/O轻掺杂注入以形成I/O器件漏轻掺杂结构；第六步骤：制作用于PMOS的第一栅极侧墙；第七步骤：进行PMOS轻掺杂注入以形成PMOS器件漏轻掺杂结构；第八步骤：执行SMT预处理并随后执行锗硅外延生长工艺；第九步骤：制作用于NMOS的第二栅极侧墙；第十步骤：对硅进行NMOS轻掺杂注入以形成NMOS器件漏轻掺杂结构；第十一步骤：进行源漏注入并进行热处理形成源漏极。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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