[发明专利]超高速DAC芯片的片内时钟时序控制方法及系统

摘要

本发明公开了一种应用于超高速DAC芯片的片内时钟时序控制方法，具体为采用模拟连续可控延时单元和N位数控时钟相位产生及选择单元模块相结合，实现超高速时钟与片外数据的同步。本发明还公开了一种超高速DAC芯片的片内时钟时序控制系统，包括模拟连续可控延时单元、N位数控时钟相位产生及选择单元、数据N1MUX单元、超高速数据触发锁存单元。利用本发明，可将片外高速数据码流可靠地锁入片内寄存器中，并能实现板级时序调整，降低由于时序对准问题导致的超高速DAC性能下降，降低了实际使用时对高速时钟及数据的时序要求，便于系统实际应用。

主权项

一种超高速DAC芯片的片内时钟时序控制系统，其特征在于，包括模拟连续可控延时单元、N位数控时钟相位产生及选择单元、N:1数据复接单元、超高速数据触发锁存单元；其中：所述的模拟连续可控延时单元，用于将外部输入的延时控制信号转换为DAC芯片内部差分的连续模拟电压信号，并以此差分的连续模拟电压信号来连续控制延时量，实现输入至DAC芯片的超高速时钟信号在最大半个时钟周期内皮秒级的连续延时；所述的N位数控时钟相位产生及选择单元，用于将经过模拟连续可控延时单元延时的超高速时钟信号通过N分频的方式，产生N路相位各相差360/N度的1：(N‑1)占空比N分频脉冲信号，并在外部数字信号的控制下，选择其中一路N分频脉冲信号送入后级的N:1数据复接单元，在DAC芯片内实现以360/N度相位差为步进的MUX时钟数控延时，N为大于2的自然数；所述的N:1数据复接单元，用于将外部输入的N路低速数据信号在N位数控时钟相位产生及选择单元产生的N分频脉冲信号的同步触发下，按照固定的时序完成N路低速数据信号转换为一路高速数据信号；所述的超高速数据触发锁存单元，用于利用模拟连续可控延时单元产生的差分电压信号所对应的延时时序调整来实现可靠同步触发，将N:1数据复接单元产生的高速数据信号锁存入内部寄存器，供后级的DAC核心电路使用；所述模拟连续可控延时单元包括输入转换单元(301)和模拟延时单元(302、303)，其中，输入转换单元用以完成外部单端的模拟控制端到内部的差分模拟控制端转换，输出差分电压信号delayp/delayn至模拟延时单元；模拟延时单元的输入为两路来自不同链路且存在一定时序相位差异的差分时钟信号ck1p/ck1n和ck2p/ck2n，在来自输入转换单元的差分电压信号delayp/delayn的控制下组合输出；具体为：如果delayp电位高于delayn，单元的输出ckp/ckn的相位则趋近于ck1p/ck1n；反之则趋近于ck2p/ck2n，趋近的程度与delayp/delayn的相对电位及本单元的线性度相关；由此实现在delayp/delayn信号控制下，时钟相位在ck1p/ck1n到ck2p/ck2n的连续可调变化，实现了内部超高速时钟的高精度时序调整。