[发明专利]具有双端口从锁存器的正边沿触发器

摘要

本发明涉及具有双端口从锁存器的正边沿触发器。在本发明的实施例中，触发器电路包括2输入多路复用器、主锁存器、传输门和从锁存器。多路复用器的扫描使能控制信号SE和SEN确定是数据还是扫描数据被输入到主锁存器。时钟信号CLK和CLKN以及保持信号RET和RETN确定主锁存器何时被锁存。从锁存器被配置为接收主锁存器的输出、第二数据位D2、时钟信号CLK和CLKN、保持控制信号RET和RETN、从控制信号SS和SSN。信号CLK、CLKN、RET、RETN、SS及SSN确定是主锁存器的输出还是第二数据位D2被锁存在从锁存器中。控制信号RET和RETN确定在保持模式期间数据何时被存储在从锁存器中。

主权项

1.一种触发器电路，其包括：多路复用器，其被配置为接收第一数据位D1、扫描数据位SD、扫描使能控制信号SE以及该扫描使能控制信号SE的二进制逻辑互补信号SEN，其中所述扫描使能控制信号SE和SEN确定所述多路复用器的数据输出MXO是所述第一数据位D1的二进制互补值还是所述扫描数据位SD的二进制互补值；主锁存器，其被配置为接收所述多路复用器的数据输出MXO、时钟信号CLK、该时钟信号CLK的二进制逻辑互补信号CLKN、保持控制信号RET以及该保持控制信号RET的二进制逻辑互补信号RETN，其中信号CLK、CLKN、RET和RETN确定所述数据输出MXO的二进制逻辑值何时被呈现在所述主锁存器的输出MLO上并且所述主锁存器的输出MLO何时被锁存在所述主锁存器中；传输门，其中当所述时钟信号CLK从低逻辑值转换到高逻辑值时，所述传输门将数据从所述主锁存器的输出MLO传输到所述传输门的输出；从锁存器，其被配置为接收所述传输门的输出、第二数据位D2、所述时钟信号CLK、该时钟信号CLK的二进制逻辑互补信号CLKN、所述保持控制信号RET、该保持控制信号RET的二进制逻辑互补信号RETN、从控制信号SS以及该从控制信号SS的二进制逻辑互补信号SSN，其中信号CLK、CLKN、RET、RETN、SS和SSN确定是所述传输门的输出还是所述第二数据位D2被锁存在所述从锁存器中；其中所述传输门的输出是QN。