[发明专利]基于RMP调度的部分并行QC-LDPC译码方法

摘要

本发明涉及一种基于行消息传递（RMP）调度的部分并行QC-LDPC译码方法，属于通信技术领域。本发明在采用基于RMP调度的最小和译码算法的QC-LDPC译码器中实现部分并行的译码结构，在每次迭代译码的过程中，较最小和译码算法减少了近一半的迭代延时；针对QC-LDPC校验矩阵具有的准循环特点，采用了部分并行处理的译码结构，将校验矩阵进行分区，在分区内进行并行迭代译码，译码延时和每个分区内译码并行度呈线性反比关系，成倍地提高了译码器的吞吐量，并且保证了此并行方式与串行的RMP方式具有相同的性能，使LDPC译码器适应高速数据处理的要求。

主权项

基于RMP调度的部分并行QC‑LDPC译码方法，其特征在于：具体包括以下步骤：步骤一，对行重为a，列重为b的QC‑LDPC码的校验矩阵H(M,N)进行分区，具体方法为：(1)寻找QC‑LDPC码校验矩阵的最小循环子矩阵，并得到其大小为I×I，I为常数；(2)在保证每个分区的列重为1的前提下，以每J行为一个分区将校验矩阵分为K个分区，其中I=nJ，M=KJ，n为整数，一般情况下n=1，即I=J；(3)确定分区内多路并行译码处理数P，有Pl=J，l为每个分区内每一路译码处理的行数；步骤二，在分区的基础上，建立基于RMP调度的QC‑LDPC码译码器，其组成包括：变量节点软信息存储单元RAM_λ，用于对迭代译码过程中的初始化信息和变量节点软信息进行存储，其中包含P块RAM存储块Mλp；第p块RAM存储块Mλp，存储了每一个分区中的第p路译码迭代包含的行中的非零元素所对应的变量节点软信息；校验节点软信息存储单元RAM_Λ，用于对迭代译码过程中更新的校验节点软信息进行存储，其中包含P块RAM存储块MΛp；其中第p块RAM存储块MΛp，存储了每一个分区中的第p路译码迭代包含的行中的非零元素所对应的校验节点软信息；存储器地址产生模块ADU，用于产生QC‑LDPC译码器中所用的变量节点软信息存储单元和校验节点软信息存储单元；由RAM_λ存储器地址产生子模块和RAM_Λ存储器地址产生子模块组成，每个子模块由P个初始地址存储器和P个地址偏移计算器组成；每个子模块具有P个综合信号输出端口，其输出由初始地址存储器的来自P个初始地址存储器和计数器；ADU有2P个输出端口，分别与RAM_λ模块和RAM_Λ模块的P个读写端口的读写地址端口相连；迭代译码模块IDU，用于对迭代过程中的校验节点软信息和变量 节点软信息进行并行更新运算，其中包含P个CNU计算模块；译码判决模块DJU，用于对变量节点软信息存储单元中即将输出的信息进行判决处理；软信息交换模块INU，用于在迭代译码时将来自RAM_λ模块中不同RAM存储块的数据送到相应的CNU计算模块，以及将相应的更新数据返回给RAM存储块；INU有2P输入端口和2P个输出端口，其中P个输入端口和输出端口与RAM_λ模块中的RAM的输出端口及输入端口相连，P个输入端口和输出端口与P个CNU计算模块中的RAM的输出端口及输入端口相连；通过INU模块综合信号，将RAM_λ模块中P个输出软信息分配到P个CNU模块中，并将P个CNU模块的输出软信息存储到RAM_λ模块中对应的RAM中；译码流程控制模块PCU，用于产生整个译码流程的控制信号，其中包括INU模块综合信号；所述每块RAM存储块Mλp和MΛp含有两个读写端口，其读写模式均是“先读后写”，每个读写端口均与第p块CNU计算模块相连，每个端口各负责一路数据的读写；步骤三，对步骤二所建立的基于RMP调度的QC‑LDPC码译码器的迭代译码器进行初始化：将接收到的一帧信道似然比软信息信息，按照校验矩阵中的分区将信道信息存储到变量节点软信息存储单元RAM_λ的P块RAM存储块Mλp中，第p块存储块Mλp的数据与地址按照分区中的第p路对应的行中的非零元素所在的列进行对应，每个存储块的存储地址范围为0～aJ‑1，a为QC‑LDPC码的行重，J为每个分区第p路对应的行数；同时，将校验节点软信息存储单元RAM_Λ中存储的数据全部初始化为0，并将迭代次数iter_time初始化为0次；步骤四，进行迭代译码运算：译码流程控制模块PCU和存储器地址产生模块ADU共同控制所述的迭代译码模块IDU和软信息存储模块进行运算更新；步骤4.a）迭代译码模块IDU中的第p个CNU计算模块对第k个分区中的第p路并行信息进行迭代译码计算，模块输入的信息来自变 量节点软信息存储单元RAM_λ和校验节点软信息存储单元RAM_Λ，迭代译码的结果则保存到这两个存储单元相应的位置上；其中，在更新该路第i行的信息时，与第p个CNU计算模块对应的变量节点软信息存储单元RAM_λ的RAM存储块，是其中的第p个RAM存储的信息按照存储器地址产生模块ADU给出的地址读出，RAM_λ得到的地址可以按照如下计算得到：<第k个分区第p路译码初始化地址addr_kp0>+；在更新该路第i行的信息时，与第p个CNU计算模块对应的校验节点软信息存储单元RAM_Λ的RAM存储块是其中的第p个RAM存储的信息按照存储器地址产生模块ADU给出的地址读出，RAM_Λ得到的地址是按照存储块顺序的a个连续的地址，a为QC‑LDPC码的行重；步骤4.b）CNU计算模块计算的结果通过软信息交换模块INU分别保存到变量节点软信息存储单元RAM_λ和校验节点软信息存储单元RAM_Λ对应的存储块中，写入的地址是由对应的读取地址进行a个时钟的延迟得到的；步骤4.c）重复步骤4.a）‑步骤4.b），直到完成每个分区中的所有行的更新；步骤4.d），重复步骤4.a）～步骤4.c），直到完成整个校验矩阵中所有分区的更新；步骤五，重复步骤四，直到达到最大迭代次数，并将变量节点软信息存储单元RAM_λ中每个存储块中的数据按照存储的顺序读出进行判决，得到译码结果。