[发明专利]一种数据链路实现电路

摘要

本发明提供了一种数据链路实现电路，数模转换器的第一时钟输出端与时钟缓冲器输入端相连相连，该时钟缓冲器的输出端分别与4片第一高速数据复接器的时钟输入端相连，4片第一高速数据复接器的时钟输出端与4片第一时钟分频器的输入端一一对应相连，4片第一时钟分频器的输出端均与FPGA芯片的4个全局时钟引脚相连，从而形成能够同时得到4路相同频率全局时钟信号的时钟链路。该FPGA芯片的数据输出端引出的96位差分数据线等分成4组分别与4片第一高速数据复接器的数据输入端相连，则每一片第一高速数据复接器的数据输出端将引出48位差分数据线，接入数模转换器的数据输入端，从而构成该数模转换器的数据链路，实现对数据带宽为96Gbps的数据传输。

主权项

一种数据链路实现电路，其特征在于，包括，数模转换器、时钟缓冲器、4片第一高速数据复接器、4片第一时钟分频器和FPGA芯片，其中，所述数模转换器的第一时钟输出端与所述时钟缓冲器的输入端相连，所述数模转换器对输入的采样时钟信号进行2分频处理后，将处理得到的第一采样时钟信号输送至所述时钟缓冲器；所述时钟缓冲器的输出端分别与4片第一高速数据复接器的时钟输入端相连，将所述第一采样时钟信号等分成4路分别发送至所述4片第一高速数据复接器，由该第一高速数据复接器根据接收到的第一采样时钟信号输出第二采样时钟信号；所述4片第一高速数据复接器的时钟输出端分别与所述4片第一时钟分频器的输入端一一对应相连，将所述第二采样时钟信号输入一一对应的第一时钟分频器，由该第一时钟分频器对所述第二采样时钟信号进行2分频处理，得到第三采样时钟信号；所述4片第一时钟分频器的输出端与所述FPGA芯片的4个全局时钟引脚一一对应相连，将所述第三采样时钟信号输入至一一对应的全局时钟引脚；所述FPGA芯片的数据输出端经4组差分数据线分别与所述4片第一高速数据复接器的数据输入端相连，将所述FPGA芯片的数据输出端输出的96位差分数据信号等分成4组，分别输送至所述4片第一高速数据复接器进行数据复接，得到48位差分数据信号；所以4片第一高速数据复接器的数据输出端均与所述数模转换器的数据输入端相连，将输出的所述48位差分数据信号按照数据位由高位到低位的顺序输入所述数模转换器。