[发明专利]一种数据链路实现电路

说明书

技术领域

本发明涉及数据传输技术领域，更具体的说是涉及一种数据链路实现电路。

背景技术

目前，在航空航天、国防军事和超带宽无线技术等领域都会应用到高速DAC（Digital to Anglog Converter，模数转换器），而随着各领域的快速发展以及人们对各领域的要求越来越高，其对DAC的精度、采样率和无杂散动态范围的要求也越来越高，因而，精度为12位，采样率达到8Gbps（单位：每秒1000兆位）的DAC的应用已成为满足上述要求的关键，那么，如何使用该DAC构建一种有效可行的数据链路，来实现高带宽数据的传输已成为急需解决的问题。

发明内容

有鉴于此，本发明提供了一种数据链路实现电路，解决了采样率为每秒8000兆位的数模转换器的数据传输问题，扩大了该数模转换器的应用范围。

为实现上述目的，本发明提供如下技术方案：

一种数据链路实现电路，包括，数模转换器、时钟缓冲器、4片第一高速数据复接器、4片第一时钟分频器和FPGA芯片，其中，

所述数模转换器的第一时钟输出端与所述时钟缓冲器的输入端相连，所述数模转换器对输入的采样时钟信号进行2分频处理后，将处理得到的第一采样时钟信号输送至所述时钟缓冲器；

所述时钟缓冲器的输出端分别与4片第一高速数据复接器的时钟输入端相连，将所述第一采样时钟信号等分成4路分别发送至所述4片第一高速数据复接器，由该第一高速数据复接器根据接收到的第一采样时钟信号输出第二采样时钟信号；

所述4片第一高速数据复接器的时钟输出端分别与所述4片第一时钟分频器的输入端一一对应相连，将所述第二采样时钟信号输入一一对应的第一时钟分频器，由该第一时钟分频器对所述第二采样时钟信号进行2分频处理，得到第三采样时钟信号；

所述4片第一时钟分频器的输出端与所述FPGA芯片的4个全局时钟引脚一一对应相连，将所述第三采样时钟信号输入至一一对应的全局时钟引脚；

所述FPGA芯片的数据输出端经4组差分数据线分别与所述4片第一高速数据复接器的数据输入端相连，将所述FPGA芯片的数据输出端输出的96位差分数据信号等分成4组，分别输送至所述4片第一高速数据复接器进行数据复接，得到48位差分数据信号；

所以4片第一高速数据复接器的数据输出端均与所述数模转换器的数据输入端相连，将输出的所述48位差分数据信号按照数据位由高位到低位的顺序输入所述数模转换器。

优选的，所述数模转换器包括：1片第二高速数据复接器，用于对输入该数模转换器的所述48位差分数据信号进行数据复接，得到12位的差分数据信号。

优选的，所述电路还包括：分别与所述数模转换器的第二时钟输出端和所述FPGA的一全局时钟引脚相连的第二时钟分频器，当所述数模转换器对输入的采样时钟信号进行4分频处理，并输出第四采样时钟信号时，对所述第四采样时钟信号进行2分频处理，并将处理得到的第五采样时钟信号输送至所述FPGA的一全局时钟引脚。

优选的，其特征在于，所述数模转换器的精度为12位、采样率为每秒8000兆位，型号为MD662H。

优选的，所述FPGA芯片的型号为XC6VSX475T-2FFG1759I。

优选的，所述4片第一高速数据复接器均是型号为MX2412D的12位的2:1高速数据复接器。

优选的，所述时钟缓冲器的型号为NB7L14MNG。

优选的，所述4片第一时钟分频器的型号均为NB6N239SMNG，所述第二时钟分频器的型号为MC10LVEP11DTG。

优选的，所述电路还包括：与所述数模转换器的时钟输入端相连的平衡-不平衡转换器，用于将输入的模拟量信号转换成差分信号，并将该差分信号作为采样时钟信号输送至所述数模转换器。

优选的，所述平衡-不平衡转换器的型号为SCLF-21.4+。