[发明专利]具有非易失性逻辑阵列备份相关应用的处理装置

摘要

一种处理装置(100)，使用多个易失性存储元件(120)操作。多个易失性存储元件(120)的N组的每组的M个易失性存储元件通过使用多路复用器(212)被连接到多个非易失性逻辑元件阵列中的N乘M大小的非易失性逻辑元件阵列(110)。多路复用器(212)连接N组中的一组到N乘M大小的非易失性逻辑元件阵列(110)以一次将来自M个易失性存储元件(120)的数据存储到N乘M大小的非易失性逻辑元件阵列(110)的一行中，或者一次将来自N乘M大小的非易失性逻辑元件阵列(110)的一行的数据写入到M个易失性存储元件(120)。相应的非易失性逻辑控制器(106)控制多路复用器(212)关于易失性存储元件(120)和非易失性存储元件(110)之间的连接的操作。

主权项

1.一种提供基于非易失性逻辑计算的计算装置设备，该设备包括：多个非易失性逻辑元件阵列；多个易失性存储元件阵列，每个所述易失性存储元件阵列包括多个易失性存储元件；至少一个非易失性逻辑控制器，其被配置以控制所述多个非易失性逻辑元件阵列存储由所述多个易失性存储元件阵列中的相应易失性存储元件阵列表示的机器状态，以及从所述多个非易失性逻辑元件阵列中读取存储的机器状态到所述多个易失性存储元件中的相应易失性存储元件；以及多路复用器电路，其被耦合到所述多个非易失性逻辑元件阵列和所述多个易失性存储元件阵列，以将所述易失性存储元件阵列中单独易失性存储元件阵列不同地连接到所述非易失性逻辑元件阵列中的一个或更多相应的单独非易失性逻辑元件阵列；其中所述多个易失性存储元件中的每个包括保留触发器，该保留触发器包括主级和从级，其中所述从级包括接收来自所述主级的数据的第一数据输入端口、接收来自所述非易失性逻辑元件阵列中一个的数据的第二数据输入端口以及锁存器，该锁存器包括具有耦合到所述第一数据输入端口的输入的第一反相器以及具有耦合到所述第二数据输入端口的输入的第二反相器，其中所述第二反相器包括：包括第一和第二晶体管的第一对晶体管，所述第一和第二晶体管在第一共模节点串联源漏耦合并且响应于时钟信号被控制，其中所述第二反相器的输出被耦合到所述第一共模节点；包括第三和第四晶体管的第二对晶体管，所述第三和第四晶体管串联源漏耦合并且响应于保留信号被控制，所述第二对晶体管被设置为与所述第一对晶体管并联，使得所述第一晶体管的终端与所述第三晶体管的终端在第二共模节点耦合并且所述第二晶体管的终端与所述第四晶体管的终端在第三共模节点耦合；第五晶体管，其具有耦合到电源电压的第一终端、耦合到所述第二共模节点的第二终端以及同时耦合到所述第二数据输入端口和所述第一反相器的输出的第三终端；以及第六晶体管，其具有连接到参考电压的第一终端、连接到所述第三共模节点的第二终端以及同时耦合到所述第二数据输入端口和所述第一反相器的输出的第三终端。