[发明专利]输出电路有效
| 申请号： | 201310131514.6 | 申请日： | 2013-04-16 |
| 公开（公告）号： | CN103378850A | 公开（公告）日： | 2013-10-30 |
| 发明（设计）人： | 光田和弘;宫田真次 | 申请（专利权）人： | 富士通半导体股份有限公司 |
| 主分类号： | H03K19/0185 | 分类号： | H03K19/0185 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 舒艳君;李洋 |
| 地址： | 日本神*** | 国省代码： | 日本;JP |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明涉及输出电路。输出电路（11A）具有串联连接在电源端子（T1）与输出端子（To）之间的电流源（TP4）以及第1MOS晶体管（TN1）。上述第1MOS晶体管（TN1）的背栅与第2MOS晶体管（TP5）的漏极连接。上述第2MOS晶体管（TP5）的源极与第3MOS晶体管（TP6；TP16）的源极连接。上述第2MOS晶体管（TP5）的源极与上述第2以及第3MOS晶体管（TP5、TP6）的背栅连接。各第2以及第3MOS晶体管（TP5、TP6）的背栅为浮置状态。 | ||
| 搜索关键词： | 输出 电路 | ||
【主权项】：
一种输出电路，其特征在于，具备：串联连接在电源端子与输出端子之间的电流源以及第1MOS晶体管；第2MOS晶体管，其包含与所述第1MOS晶体管的背栅连接的漏极；以及第3MOS晶体管，其包含与所述第2MOS晶体管的源极连接的源极；所述第2MOS晶体管的源极与所述第2MOS晶体管以及所述第3MOS晶体管各自的背栅连接，所述第2MOS晶体管以及所述第3MOS晶体管的背栅为浮置状态。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于富士通半导体股份有限公司，未经富士通半导体股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201310131514.6/，转载请声明来源钻瓜专利网。
