[发明专利]一种包含多存储模块的存储器结构及其控制方法有效
| 申请号： | 201310098156.3 | 申请日： | 2013-03-25 |
| 公开（公告）号： | CN103177755A | 公开（公告）日： | 2013-06-26 |
| 发明（设计）人： | 亚历山大;俞冰 | 申请（专利权）人： | 西安华芯半导体有限公司 |
| 主分类号： | G11C8/12 | 分类号： | G11C8/12 |
| 代理公司： | 西安西交通盛知识产权代理有限责任公司 61217 | 代理人： | 田洲 |
| 地址： | 710055 陕西省西安*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明提供一种包含多存储模块的存储器结构及其控制方法，包括多个存储模块和延迟电路；延迟电路包括：命令解码控制模块、延迟模块、若干存储模块地址解码器和锁存器、若干延迟信号锁存器和输出器和用于选择存储模块的地址线；存储模块地址解码器和锁存器、延迟信号锁存器和输出器的数量均与存储模块的数量相同；用于选择存储模块的地址线连接所有存储模块地址解码器和锁存器，存储模块地址解码器和锁存器连接对应的延迟信号锁存器和输出器；延迟信号锁存器和输出器连接对应的存储模块。本发明将现多存储模块中所有延迟模块去除，而在存储模块之外增加一个延迟电路来控制所有存储模块；以降低存储器的功耗和面积。 | ||
| 搜索关键词： | 一种 包含 存储 模块 存储器 结构 及其 控制 方法 | ||
【主权项】：
一种包含多存储模块的存储器结构，其特征在于，包括多个存储模块和一个连接所述多个存储模块的延迟电路；所述延迟电路包括：命令解码控制模块（COMBLK）、延迟模块（Timer）、若干存储模块地址解码器和锁存器（RC_BNKSTATE）、若干延迟信号锁存器和输出器（RC_SASTATE）和用于选择存储模块的地址线；存储模块地址解码器和锁存器（RC_BNKSTATE）、延迟信号锁存器和输出器（RC_SASTATE）的数量均与存储模块的数量相同；用于选择存储模块的地址线连接所有存储模块地址解码器和锁存器（RC_BNKSTATE），存储模块地址解码器和锁存器（RC_BNKSTATE）通过对应的存储模块选择信号线连接对应的延迟信号锁存器和输出器（RC_SASTATE）；延迟信号锁存器和输出器（RC_SASTATE）通过对应的延迟后的存储模块控制线连接对应的存储模块；命令解码控制模块（COMBLK）的激活信号线（clact）直接连接所有存储模块地址解码器和锁存器（RC_BNKSTATE），激活信号线（clact）连接延迟模块（Timer）的输入端，延迟模块（Timer）的输出端段连接所有延迟信号锁存器和输出器（RC_SASTATE）；命令解码控制模块（COMBLK）的关闭信号线（clpre）直接连接所有存储模块地址解码器和锁存器（RC_BNKSTATE）和延迟信号锁存器和输出器（RC_SASTATE）。
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