[发明专利]存储控制器和数据存储装置

摘要

基于根据算出的比特错误率BER求出的推定保留时间Tret、改写次数NW/E、目标单元的数据Datatag、以及目标单元的周围的存储单元的数据Dataadj来设定推定单元错误率CERest(步骤S230)，使用设定的推定单元错误率CERest来针对读取出的1页的数据的所有比特设定上位页LLRu、下位页LLRl(步骤S250)，使用这样设定的上位页LLRu、下位页LLRl对从闪存22读取出的数据进行纠错并解码。由此，能够提高纠错能力并抑制处理时间的增大。

主权项

一种存储控制器，在向具有多个非易失性存储单元的非易失性存储器写入数据时，控制所述非易失性存储器以使得通过使用了对数似然比的运算将应写入的数据编码为能够解码的预定的码，并且将该编码后的编码数据存储于所述非易失性存储器，在从所述非易失性存储器读取数据时，控制所述非易失性存储器以使得从所述非易失性存储器读取预先确定的预定大小的编码数据，并且通过使用了所述对数似然比的运算对所述编码数据进行解码，所述存储控制器具备：比特错误率算出部，其在从所述非易失性存储器读取了预先确定的预定大小的编码数据时，算出比特错误率，该比特错误率为所述读取出的预定大小的数据中发生比特反转错误的比特数相对于所述读取出的预定大小的数据的总比特数的比例；推定单元错误概率设定部，其对所述读取出的所述预定大小的数据的所有比特执行推定单元错误概率设定处理，该推定单元错误概率设定处理基于所述算出的比特错误率、目标单元的数据、以及所述目标单元的周围的预定范围的非易失性存储单元的数据来设定推定单元错误概率，所述目标单元为存储有所述读取出的所述预定大小的数据中的1比特的所述非易失性存储单元，所述推定单元错误概率为在所述目标单元发生比特错误的概率的推定值；以及对数似然比设定部，其使用所述设定的推定单元错误概率对所述读取出的所述预定大小的数据的所有比特设定所述对数似然比。