[发明专利]存储控制器和数据存储装置

说明书

技术领域

本发明涉及存储控制器和数据存储装置，详细地说，涉及具备如下的存储控制器以及具备该存储控制器的数据存储装置，上述存储控制器在向具有多个非易失性存储单元的非易失性存储器写入数据时，控制所述非易失性存储器以使得通过使用了对数似然比的运算将应写入的数据编码为能够解码的预定的码并且将该编码后的编码数据存储在所述非易失性存储器中，在从所述非易失性存储器读取数据时，控制所述非易失性存储器以使得从所述非易失性存储器中读取预先确定的预定大小的编码数据，并且通过基于使用了所述对数似然比的概率的反复处理对所述编码数据进行解码。

背景技术

以往，作为这种存储控制器，提出了对从闪存输出的数据进行纠错并向主机装置输出的存储控制器(例如，参照非专利文献1)。在该控制器中，通过进行数据的纠错，能够输出可靠性更高的数据。作为在这样的纠错中使用的纠错码(Error Correcting Code)，提出了LDPC(Low Density Parity Check：低密度奇偶校验)码(例如，参照非专利文献2)。

现有技术文献

非专利文献1：《これだけは知っておきたいＮＡＮＤフラッシュ·メモリの基礎(一定要知道的NAND闪存、存储器的基础)》，半导体存储器2012，日经BP社，2011年7月29日，p.68－p.79

非专利文献2：《信号処理技術によりＳＳＤの信頼性を大幅に向上(通过信号处理技术来大幅度提高SSD的可靠性)》，半导体存储器2012，日经BP社，2011年7月29日，p.58－p.67

发明内容

一般来说，在上述的存储控制器中，在使用LDPC码作为ECC的情况下，作为对编码后的编码数据进行解码的方法，为了提高纠错能力，使用sum-product解码法等利用表示作为软值的数据的概率的对数似然比(Log Likelihood Ratio，LLR)进行递归的重复运算的方法。此时，预先假设将闪存单元的个数作为纵轴、阈值电压作为横轴而得到的图(graph)的阈值电压的分布，使用假设的阈值电压的分布和在从闪存读取数据时作为施加于字线的电压的参考电压来设定LLR的初始值。然而，若假设的阈值电压的分布与实际的阈值电压的分布相差悬殊，则有时重复运算的重复次数会增大，或者发生误订正等不良情况。作为尽量避免这样的不良情况的方法，考虑增加参考电压的数量并使用按每个参考电压从闪存读取出的数据的方法，但是在该方法中，从闪存读取数据的读取次数会变多，或运算处理所花费的时间会增大。尤其在1个闪存单元存储2比特以上的数据的多比特单元中，参考电压的增大明显，处理时间会增大。因此，希望有一种在抑制误订正并提高纠错能力的同时抑制处理时间的增大的方法。

本发明的存储控制器和数据存储装置的主要目的在于，提高纠错能力并抑制处理时间的增大。

本发明的存储控制器和数据存储装置为了实现上述的主要目的而采用了以下的手段。

本发明的存储控制器，

在向具有多个非易失性存储单元的非易失性存储器写入数据时，控制所述非易失性存储器以使得通过使用了对数似然比的运算将应写入的数据编码为能够解码的预定的码，并且将该编码后的编码数据存储于所述非易失性存储器，在从所述非易失性存储器读取数据时，控制所述非易失性存储器以使得从所述非易失性存储器读取预先确定的预定大小的编码数据，并且通过使用了所述对数似然比的运算对所述编码数据进行解码，所述存储控制器具备：

比特错误率算出部，其在从所述非易失性存储器读取了预先确定的预定大小的编码数据时，算出比特错误率，该比特错误率为所述读取出的预定大小的数据中发生比特反转错误的比特数相对于所述读取出的预定大小的数据的总比特数的比例；

推定单元错误概率设定部，其对所述读取出的所述预定大小的数据的所有比特执行推定单元错误概率设定处理，该推定单元错误概率设定处理基于所述算出的比特错误率、目标单元的数据、以及所述目标单元的周围的预定范围的非易失性存储单元的数据来设定推定单元错误概率，所述目标单元为存储有所述读取出的所述预定大小的数据中的1比特的所述非易失性存储单元，所述推定单元错误概率为在所述目标单元发生比特错误的概率的推定值；以及

对数似然比设定部，其使用所述设定的推定单元错误概率对所述读取出的所述预定大小的数据的所有比特设定所述对数似然比。