[发明专利]输出缓冲器电路无效
| 申请号： | 201280003174.2 | 申请日： | 2012-09-20 |
| 公开（公告）号： | CN103168423A | 公开（公告）日： | 2013-06-19 |
| 发明（设计）人： | 渊上展光 | 申请（专利权）人： | 旭化成微电子株式会社 |
| 主分类号： | H03K19/086 | 分类号： | H03K19/086;H03K19/0175 |
| 代理公司： | 北京林达刘知识产权代理事务所(普通合伙) 11277 | 代理人： | 刘新宇 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 提供一种输出缓冲器电路，能够减小差动输出信号的各输出电压的上升时间与下降时间的时间差，进一步使上升时间与下降时间高精确度地一致。对电阻元件(R1、R2)分别并联连接PMOS晶体管(Tr5、Tr6)。此时，使得当将电阻元件(R1、R2)的电阻成分设为r1(Ω)、r2(Ω)、将PMOS晶体管(Tr5、Tr6)的电阻成分设为rTr5(Ω)、rTr6(Ω)、电流源(I1)的电阻成分设为rI1(Ω)时，满足(r1//rTr5)=(r2//rI1)、(r2//rTr6)=(r1//rI1)各条件。由此，能够减小各输出电压的上升时间与下降时间的时间差，进一步使上升时间与下降时间高精确度地一致。 | ||
| 搜索关键词： | 输出 缓冲器 电路 | ||
【主权项】：
一种输出缓冲器电路，其特征在于，具备：第一晶体管和第二晶体管，其构成差动对；第一电阻成分，上述第一晶体管和上述第二晶体管共同连接于该第一电阻成分；第一电阻元件和第二电阻元件，其分别与上述第一晶体管和上述第二晶体管串联连接来作为上述第一晶体管和上述第二晶体管的负载；第二电阻成分，其与上述第一电阻元件并联连接，并且被上述第一晶体管的栅极端子的输入电压所控制；以及第三电阻成分，其与上述第二电阻元件并联连接，并且被上述第二晶体管的栅极端子的输入电压所控制。
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