[实用新型]利用FPGA采集500Mb/s的DDR2数据的电路有效
| 申请号： | 201220738745.4 | 申请日： | 2012-12-28 |
| 公开（公告）号： | CN203013269U | 公开（公告）日： | 2013-06-19 |
| 发明（设计）人： | 庄双集;蔡振越;陈焕洵 | 申请（专利权）人： | 福建利利普光电科技有限公司 |
| 主分类号： | G11C7/10 | 分类号： | G11C7/10 |
| 代理公司： | 福州君诚知识产权代理有限公司 35211 | 代理人： | 曹元 |
| 地址： | 350000 福建省漳*** | 国省代码： | 福建;35 |
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| 摘要： | 本实用新型公开了一种利用FPGA采集500Mb/s的DDR2数据的电路，其包括输出的DDR2数据最大速率为500Mb/s的模/数转换芯片、FPGA模块，其中所述的FPGA模块中设有包括DCM模块、按键处理模块、存储模块和IDDR模块，所述的电路还包括显示屏、按下时DCM模块的相位加1的第一按键以及按下时DCM模块的相位减1的第二按键。本实用新型通过使用FPGA内部的DCM模块对模/数转换芯片的时钟进行同步；并通过按键来实现输出数据的相位调整，并且把输出的模/数转换芯片数据显示在显示屏上，当输出的数据与实际数据存在差异时，可以通过按键来调整DCM模块的相位，使得最终输出的数据为模/数转换芯片的数据，从而手动方式实现模/数转换芯片数据的DDR2数据的正常采集，节约了成本。 | ||
| 搜索关键词： | 利用 fpga 采集 500 mb ddr2 数据 电路 | ||
【主权项】：
利用FPGA采集500Mb/s 的DDR2数据的电路，其特征在于：其包括输出的DDR2数据最大速率为500Mb/s的模/数转换芯片、FPGA模块，其中所述的FPGA模块中设有包括DCM模块、按键处理模块、存储模块和IDDR模块，所述的电路还包括显示屏、按下时DCM模块的相位加1的第一按键以及按下时DCM模块的相位减1的第二按键，所述的模/数转换芯片的CLK端连接DCM模块的CLKIN端，所述的模/数转换芯片的DATE端连接IDDR模块的D端，所述的第一按键和第二按键的输出端连接按键处理模块的输入端，所述的按键处理模块的KEY端连接DCM模块的PSINDEC端，按键处理模块的direct端连接DCM模块的PSEN端，按键处理模块的GCLK端连接DCM模块的PSCLK端，DCM模块的CLK0°端连接IDDR模块的C0端，DCM模块的CLK180°端连接IDDR模块的C1端，DCM模块的CLKDV端连接存储模块的第一输入端，IDDR模块的Q0端和Q1端分别连接存储模块的第二输入端和第三输入端，所述的FPGA模块的输出端连接显示屏的输入端。
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