[发明专利]应用于理德-所罗门码的ECC控制器

摘要

本发明涉及一种应用于理德-所罗门码的ECC控制器，设有编码寄存器、解码寄存器、控制寄存器、状态寄存器、纠错逻辑、数据分割逻辑，控制模块，CPU在向编码寄存器或解码寄存器输入数据的同时，数据分割逻辑将编/解码数据以符号的方式传输到理德-所罗门码编/解码模块内，进行编/解码处理，实现了单一数据流完成数据传输过程和相应ECC码或纠错码产生的过程，且实现了数据传输与ECC码或纠错码运算并行处理的ECC控制器。

主权项

一种应用于理德‑所罗门码的ECC控制器，该ECC控制器包括理德‑所罗门码编/解码模块（202），该理德‑所罗门码编/解码模块（202）主要由编码电路（501）、译码求解电路（502）、错误符号地址求解电路（504）和纠错码求解电路（503）组成，当处于编码状态时，用于对编码数据进行运算生成相应的ECC码，当处于解码状态时，用于判断解码数据是否存在错误符号，如存在则计算生成错误符号地址和对错误符号进行纠错的纠错码；其特征在于：所述ECC控制器还包括系统总线接口（201）、数据分割逻辑（309）以及控制模块（203）；所述系统总线接口（201），主要由编码寄存器（301）、解码寄存器（302）、控制寄存器（303）、状态寄存器（304）、纠错逻辑（310）组成；编码寄存器（301）用于存放编码数据和ECC码，CPU（104）将编码数据写入编码寄存器（301），触发理德‑所罗门码编/解码模块（202）工作，编码寄存器（301）与数据分割逻辑（309）连接；解码寄存器（302）用于存放解码数据，CPU（104）将解码数据写入解码寄存器（302），触发理德‑所罗门码编/解码模块（202）工作，解码寄存器（302）与所述数据分割逻辑（309）连接；控制寄存器（303）用于接收CPU（104）输出的控制信息，将其转化为相应的控制信号输出到控制模块（203），通过控制模块（203）实现CPU（104）对编/解码过程的控制，其与所述控制模块（203）连接；状态寄存器（304），用于接收标识所述ECC控制器的状态信息，实现CPU（104）对所述ECC控制器的状态查询，其与所述控制模块（203）连接；纠错逻辑（310）用于对解码数据进行符号纠错，纠错逻辑（310）接收理德‑所罗门码编/解码模块（202）在解码过程中生成的错误符号地址和对应的纠错码，同时接收解码寄存器（302）中错误符号地址对应的错误符号，对错误符号和纠错码进行运算后得到正确符号并将正确符号传输到解码寄存器，从而将错误符号更新为正确符号，其与解码寄存器（302）、理德‑所罗门码编/解码模块（202）连接；所述数据分割逻辑（309），用于将编码或解码数据划分为若干个符号分多个时钟周期输入所述理德‑所罗门码编/解码模块（202），同时，会触发外部总线至等待状态（wait‑state），禁止CPU（104）的访问，防止期间因CPU（104）的误操作而导致编/解码无法正常结束的现象；所述控制模块（203），包含一组状态机，响应数据分割逻辑（309）、理德‑所罗门码编/解码模块（202）的反馈信号及CPU对编码寄存器（301）、解码寄存器（302）和控制寄存器（303）的操作，产生相应的控制信号，控制编/解码过程，并将理德‑所罗门码编/解码模块（202）的状态反馈到CPU（104）可查询的所述状态寄存器（304）内，同时完成不同状态之间的跳转；一第一与门（307），用于将控制模块（203）的错误符号数目异常信号（too_many_error）与控制寄存器（303）内解码异常中断使能位（TMEIE）进行运算，产生通知CPU的中断信号，其输入端与控制寄存器（303）的解码异常中断使能位（TMEIE）、控制模块（203）连接，输出端通过总线与CPU连接；一第二与门（308），用于将控制模块（203）监测CPU（104）非法操作而产生的非法编码信号（illegal_en_acc）或非法解码信号（illegal_de_acc）或非法模式切换信号（illegal_mode_change）与系统异常中断使能位进行运算，产生通知CPU的中断信号，其输入端与控制寄存器（303）的系统异常中断使能位（ISSIE）、控制模块（203）连接，输出端通过总线与CPU连接。