[发明专利]应用于理德-所罗门码的ECC控制器

说明书

技术领域

本发明涉及一种编/解码控制器，具体涉及一种应用于理德-所罗门码的ECC控制器，属于数据存储领域。

背景技术

随着嵌入式技术在各种电子产品中的广泛应用，嵌入式系统中的数据存储器成为必不可少的部件，这就存在大量的储存介质，为了保证储存介质中数据的可靠性，系统通常包括一个编/解码控制器，用来对存储数据进行编码，将编码后的数据存入储存介质中，当用户需要读取储存介质内数据时，编/解码控制器对读回的数据进行解码，解码过程中一旦发现有错误码，编/解码控制器进行纠错操作，保证了数据的可靠性。

附图1为现有的编/解码控制器应用框图，现有的编/解码控制器需要配合直接存储访问控制器102、内部存储器103和外部存储器接口206来工作。

编码时，原始数据存储在内部存储器103中，CPU使能直接存储访问控制器102，同时配置源地址为内部存储器103的地址，目的地址为外部存储器207的地址，原始数据在直接存储访问控制器102的控制下，由系统总线传输经外部存储器接口206将编码数据传入外部存储器207中，同时，通过外部存储器接口206的原始数据又经过编/解码控制器内部系统总线传入编/解码模块106进行编码运算。当原始数据全部传输结束后，编/解码模块106会将相应生成的ECC码存储在总线接口中，CPU通过系统总线读取该ECC码，并通过外部存储器接口206将ECC码存储在外部存储器207中，完成编码过程。

解码时，解码数据存储在外部存储器207中，CPU使能直接存储访问控制器102，配置源地址为外部存储器207的地址，目的地址为内部存储器103的地址，解码数据在直接存储访问控制器102的控制下，由系统总线传输经外部存储器接口206将解码数据传入内部存储器103中，同时，通过外部存储器接口206的解码数据又经过编/解码控制器内部系统总线传入编/解码模块106进行解码运算。

当解码数据全部传输结束后，如果没有发现错误，解码运算结束；如果发现错误，编/解码模块106会计算出解码数据中错误码的地址和纠错码并存储在总线接口模块中，CPU通过系统总线读取该错误码地址和纠错码，并通过错误码地址从内部存储器103中读回错误码，与纠错码运算后生成正确数据并通过系统总线将正确数据写回到内部存储器103，完成解码过程。

现有技术，比较适合大批量数据进行编/解码运算的场合，但是针对小批量数据的编/解码运算而言，传统的应用架构不仅在结构上比较繁杂，需要增加其它功能模块来配合工作，且要配置各个模块来协调工作，所以导致整个编/解码过程耗时长、控制复杂、效率低。

发明内容

本发明要解决的技术问题是提供一种采用单一数据流完成数据传输过程和相应ECC码或纠错码产生的过程，且实现数据传输与ECC码或纠错码运算并行处理的ECC控制器。

为达到上述目的，本发明采用的技术方案是：一种应用于理德-所罗门码的ECC控制器，该ECC控制器包括：理德-所罗门码编/解码模块，系统总线接口、数据分割逻辑以及控制模块。

所述理德-所罗门码编/解码模块主要由编码电路、译码求解电路、错误符号地址求解电路和纠错码求解电路组成，当处于编码状态时，用于对编码数据进行运算生成相应的ECC码，当处于解码状态时，用于判断解码数据是否存在错误符号，如存在则计算生成错误符号地址和对错误符号进行纠错的纠错码。

所述ECC控制器还包括系统总线接口、数据分割逻辑以及控制模块。

所述系统总线接口，主要由编码寄存器、解码寄存器、控制寄存器、状态寄存器、纠错逻辑组成；编码寄存器用于存放编码数据和ECC码，CPU将编码数据写入编码寄存器，触发理德-所罗门码编/解码模块工作，编码寄存器与数据分割逻辑连接；解码寄存器用于存放解码数据，CPU将解码数据写入解码寄存器，触发理德-所罗门码编/解码模块工作，解码寄存器与所述数据分割逻辑连接；控制寄存器用于接收CPU输出的控制信息，将其转化为相应的控制信号输出到控制模块，通过控制模块实现CPU对编/解码过程的控制，其与所述控制模块连接；状态寄存器，用于接收标识所述ECC控制器的状态信息，实现CPU对所述ECC控制器的状态查询，其与所述控制模块连接；纠错逻辑用于对解码数据进行符号纠错，纠错逻辑接收理德-所罗门码编/解码模块在解码过程中生成的错误符号地址和对应的纠错码，同时接收解码寄存器中错误符号地址对应的错误符号，对错误符号和纠错码进行运算后得到正确符号并将正确符号传输到解码寄存器，从而将错误符号更新为正确符号，其与解码寄存器、理德-所罗门码编/解码模块连接。