[发明专利]一种两级时间数字转换器在审
| 申请号： | 201210343107.7 | 申请日： | 2012-09-16 |
| 公开（公告）号： | CN103684467A | 公开（公告）日： | 2014-03-26 |
| 发明（设计）人： | 李巍;纪伟伟 | 申请（专利权）人： | 复旦大学 |
| 主分类号： | H03M1/50 | 分类号： | H03M1/50 |
| 代理公司： | 上海元一成知识产权代理事务所(普通合伙) 31268 | 代理人： | 吴桂琴 |
| 地址： | 200433 *** | 国省代码： | 上海;31 |
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| 摘要： | 本发明属于微电子及时间测量领域，具体涉及一种两级时间数字转换器，该转换器的电路可以应用于高频宽频带的全数字锁相环中。本发明的两级时间数字转换器，采用半定制与全定制的结合，其包括：第一级量化结构，采用缓冲器延时链来作粗量化；时间偏差选择电路，其由选择信号发生器，延时链和多路选择器组成；第二级量化结构，采用以缓冲器为基本单元的Vernier延时链来作细量化，另外包括第一级缓冲器链的复制链同时复用Vernier延时链来做分辨率比值的测量；译码电路，对应于量化方案实现从伪温度计码到二进制码的转换；其中，选择信号发生器和译码电路采用Verilog半定制实现，其余为全定制实现。本发明可以应用于高频宽频带ADPLL中，实现高分辨率高线性度的时间数字转换。 | ||
| 搜索关键词： | 一种 两级 时间 数字 转换器 | ||
【主权项】：
一种两级时间数字转换器，其特征在于，包括半定制与全定制结合的两级结构，所述结构包括量化电路部分和译码电路部分；其输入为低频参考信号FREF和高频信号HCLK，该转换器中，选择信号发生器和译码电路采用Verilog半定制实现，其余为全定制实现。
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