[发明专利]一种两级时间数字转换器

说明书

技术领域

本发明属于微电子及时间测量领域，具体涉及到一种两级时间数字转换器，该转换器的电路可以应用于高频宽频带的全数字锁相环。

背景技术

随着工艺缩减的进步，时间数字转换器(Time to Digital Converter,TDC)可以实现越来越高的分辨率。现有技术公开了：时间数字转换器TDC是锁相环（PLL,Phase Lock Loop）数字化的关键。通常，数字PLL（DPLL,Digital PLL）包括计数器辅助的全数字锁相环（ADPLL，All Digital PLL）和分频器辅助的DPLL，后者因为高频限制和分频器设计的复杂性阻碍了全数字的实现。

研究报道，应用在计数器辅助的ADPLL中的TDC，是要测量DCO输出的高频信号与参考信号之间的间隔，同时要实现对高频信号的周期归一化，从而获得小数分频比，以输入到后面的电路。

一般的时间数字转换器TDC主要包括两部分，量化电路和对应的译码电路；其中，量化电路实现从时间到数字的转换，译码电路实现对应的从温度计码到二级制码制的转换，量化电路是TDC性能的关键。

目前，应用在高频宽频带ADPLL的两级TDC，其难点一方面在于高频宽频带信号作为一输入端，导致时间量化的复杂性，另一方面是高频信号周期的测量。此外，两级TDC中因为两级量化单元分辨率的差异，需要做分辨率的比值，从而实现最后分辨率统一的量化。本发明针对现有技术存在的缺陷，拟提供一种两级时间数字转换器应用于高频宽频带的全数字锁相环。

发明内容

本发明的目的在于克服现有技术存在的缺陷，提供提供一种两级时间数字转换器（TDC），尤其是一种可以直接应用于高频宽频带全数字锁相环（ADPLL）中的两级时间数字转换器及其设计方法，该时间转换器有较高的分辨率和线性度。

本发明的两级时间数字转换器采用半定制与全定制的结合，包括：第一级量化结构，采用缓冲器延时链来作粗量化；其中的时间偏差选择电路，由选择信号发生器，延时链和多路选择器组成；第二级量化结构，采用以缓冲器为基本单元的Vernier延时链来作细量化，另外包括第一级缓冲器链的复制链同时复用Vernier延时链来做分辨率比值的测量；其中的译码电路，对应于量化方案实现从伪温度计码到二进制码的转换；其中，选择信号发生器和译码电路采用Verilog半定制实现，其余为全定制实现。本发明的两级时间数字转换器应用于高频宽频带ADPLL中，能实现高分辨率高线性度的时间数字转换。

本发明中，TDC采用两级结构粗量化与细量化结合，从而实现较高分辨率与线性度；采用两输入信号直接进入量化级的方式，避免在输入端引入时间偏差；另外采用半定制的方式对量化结果进行分析译码，从而适应宽频带的需求。

具体而言，本发明两级时间数字转换器，其特征在于，包括半定制与全定制结合的两级结构，其结构包括量化电路部分和译码电路部分；其输入为低频参考信号FREF和高频信号HCLK，该转换器中，选择信号发生器和译码电路采用Verilog半定制实现，其余为全定制实现。

本发明中，高频信号HCLK通常为DCO的输出或二分频信号，其结构包括：第一级量化结构为缓冲器延时链，HCLK经过延时链，FREF为触发时钟，实现粗量化及HCLK半周期的测量；

本发明中，时间偏差选择电路，包括选择信号发生器、延时模块及选通模块，用于选择第一级量化后HCLK延时组与FREF之间最小的时间偏差，其中选择信号发生器是采用Verilog半定制的方式分析第一级的量化结果；

本发明中，第二级量化结构为Vernier延时链，实现细量化，同时有缓冲器链的复制链复用Vernier链实现两级分辨率比值的测量，另有两个2:1MUX来选择选通的时间偏差还是复制链延时差进入第二级；

本发明中，译码电路，完全用Verilog半定制实现，与量化方案吻合，同时实现分辨率的归一化和对HCLK周期的归一化。

更具体的，本发明的TDC结构中，

量化部分第一级是基于缓冲器的低分辨率延时链，HCLK信号经过延时链，FREF为触发时钟，第一级HCLK的延时信号组D<1:15>要进入后面时间偏差选择电路中；为满足高频率宽频带的要求，第一级链路长度由最低频率的周期决定；

时间偏差选择器的功能为得到进入第二级的最小偏差输入，其输入为第一级输出的D<1:15>和FREF；包括选择信号发生器，用Verilog代码半定制实现，延时链，保证选择信号先于数据信号到达后面的选通器；选通器，实现实际的时间偏差选通功能；