[发明专利]基于数据块的卷积交织在FPGA中RAM的实现方法在审
| 申请号： | 201210235433.6 | 申请日： | 2012-07-09 |
| 公开（公告）号： | CN103544113A | 公开（公告）日： | 2014-01-29 |
| 发明（设计）人： | 吴伟林;张代红;孙建中;黄耀;谭慧超 | 申请（专利权）人： | 成都林海电子有限责任公司 |
| 主分类号： | G06F12/06 | 分类号： | G06F12/06 |
| 代理公司： | 四川力久律师事务所 51221 | 代理人： | 林辉轮;王芸 |
| 地址： | 611731 四川*** | 国省代码： | 四川;51 |
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| 摘要： | 本发明公开了一种基于数据块的卷积交织在FPGA中RAM的实现方法，首先设定一个长度大于或等于2倍数据块长度的RAM存储区做为交织RAM；将所述交织RAM按地址分为高地址区间和低地址区间；数据块在所述交织RAM中的高地址区间和低地址区间之间交替存取，输入和输出的延时为一帧数据长度，当第二帧数据开始输入的时候，前一帧交织后的数据开始输出，实现了数据流基于RAM存储区的卷积交织，交织所占用的存取器为一连续的RAM区间，采用两个空间上连续、逻辑上分开的RAM区间作交替操作，交织所产生的数据延时为一信号帧周期，可实现连续输入和输出，占用FIFO资源少，且数据延时小。 | ||
| 搜索关键词： | 基于 数据 卷积 交织 fpga ram 实现 方法 | ||
【主权项】：
基于数据块的卷积交织在FPGA中RAM的实现方法，其特征在于，包括：设定一个长度大于或等于2倍数据块长度的RAM存储区做为交织RAM；将所述交织RAM按地址分为高地址区间和低地址区间；数据块在所述交织RAM中的高地址区间和低地址区间之间交替存取，输入和输出的延时为一帧数据长度，当第二帧数据开始输入的时候，前一帧交织后的数据开始输出。
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