[发明专利]基于数据块的卷积交织在FPGA中RAM的实现方法

说明书

技术领域

本发明涉及卫星移动通信领域，尤其涉及一种基于数据块的卷积交织在FPGA中RAM的实现方法。

背景技术

由于卫星广播过程中的信号衰减十分严重，由此产生的传输误码率较高，要求传输系统具有较强的差错保护能力。DVB-S传输系统中的纠错编码采用的是内、外两层级联编码，中间加一次交织的方案，在FPGA中实现。

当交织深度I=12时，只要输入误码率小于2×10-4，经过RS解码后的误码率可达10-11，即“准无失真”的水平；而当采用无限字节交织时，只要输入误码率小于7×10-4，经过RS解码后的误码率即可达到“准无失真”的水平。

实现交织最基本传统的的有两种方法：其一在RAM矩阵中交织，把数据的数据分成固定大小的数据块，然后把分块的数据送入到RAM矩阵中重现组合，通常按行写入而列读取的方式，要等前一块数据输出完后才能进行下一块数据的输入。

其二为卷积交织，卷积交织则可以连续的输入和输出：例如I=12(I为交织深度)，交织由12个分支构成。每个分支的延时逐渐递增，递增的单元数M=n/I=204/12=17(M为交织基数)。这里的数据单位为字节。0支路无延时，1支路延时17个符号周期，11支路则延时l7×11个符号周期。输入端有一开关随着时间推移依次连接各个延时支路，输出端有一开关与输入端一一对应，同步连接各延时支路。即RS编码码字向第0~第11支路依次循环输入数据，每条支路每次输入一个字节；交织后的数据按相同的顺序从各支路中输出，每条支路每次输出一个字节。

上述交织方法不仅消耗太多的FIFO资源，且数据延时较大。

发明内容

本发明的目的是提供一种基于数据块的卷积交织在FPGA中RAM的实现方法，解决现有交织方法消耗FIFO资源多，且数据延时较大的问题。

为了实现上述发明目的，本发明提供了一种基于数据块的卷积交织在FPGA中RAM的实现方法，包括：设定一个长度大于或等于2倍数据块长度的RAM存储区做为交织RAM；将所述交织RAM按地址分为高地址区间和低地址区间；数据块在所述交织RAM中的高地址区间和低地址区间之间交替存取，输入和输出的延时为一帧数据长度，当第二帧数据开始输入的时候，前一帧交织后的数据开始输出。

其中，所述数据块在所述交织RAM中的高地址区间和低地址区间之间交替存取，进一步包括：第一帧数据输入后，存储到低地址RAM存储区；第二帧数据输入时，变换RAM写入地址到高地址区间，第一帧交织后的数据开始输出；第三帧数据输入时，又变换RAM写入地址到低地址区间，同时第二帧交织后的数据开始输出。

其中，所述方法还包括：将所述交织RAM的高地址区间和低地址区间都分为12路, 每路长度17个字节；每一帧数据写入时，从第1路到第12路循环写入，一个时钟数据写入一路，直到12 路的17个字节写完；在输出交织后的数据时，从第1路数据开始，每一路数据输出完后再输出下一路，同时输出和数据同步的有效信号。

其中，所述数据块在所述交织RAM中的高地址区间和低地址区间之间交替存取，其高地址区间和低地址区间之间的变换由一个寄存器控制，在时钟作用下，寄存器在起始同步脉冲来时翻转，一次同步起始脉冲表示一帧数据。

与现有技术相比，本发明具有如下有益效果：

本发明技术实现了数据流基于RAM存储区的卷积交织，交织所占用的存取器为一连续的RAM区间，其RAM的长度大于或等于2倍数据块长度，采用两个空间上连续、逻辑上分开的RAM区间作交替操作，交织所产生的数据延时为一信号帧周期，当第二帧数据开始输入的时候,前一帧交织后的数据开始输出，可实现连续输入和输出，占用FIFO资源少，且数据延时小。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图：

图1为本发明数据块的在FPGA的RAM中实现卷积交织的原理图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。