[实用新型]一种钟控异步先入先出FIFO存储器的写字线控制电路有效
| 申请号： | 201120578512.8 | 申请日： | 2011-12-30 |
| 公开（公告）号： | CN202394542U | 公开（公告）日： | 2012-08-22 |
| 发明（设计）人： | 史江一;李志文;王勇 | 申请（专利权）人： | 西安国能科技有限公司 |
| 主分类号： | G11C11/4094 | 分类号： | G11C11/4094 |
| 代理公司： | 西安吉盛专利代理有限责任公司 61108 | 代理人： | 张培勋 |
| 地址： | 710068 陕西省西安*** | 国省代码： | 陕西;61 |
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| 摘要： | 本实用新型涉及一种存储器，特别是一种钟控异步先入先出FIFO存储器的写字线控制电路，包括：双端口随机静态存储器SRAM、SRAM的写字线控制单元、SRAM的读字线控制单元、标志单元，SRAM的写字线控制单元分两路，一咱与双端口随机静态存储器SRAM的写字线控端电连接，另一路与标志单元输入端电连接；SRAM的读格雷码转换单元分两路，一路与双端口随机静态存储器SRAM的读字线控端电连接，另一路与标志单元另一输入端电连接；标志单元分别与满产生逻辑单元输入端电连接，另一路与空产生逻辑单元输入端电连接。 | ||
| 搜索关键词： | 一种 异步 先入先出 fifo 存储器 写字 控制电路 | ||
【主权项】：
一种钟控异步先入先出FIFO存储器的写字线控制电路，包括：双端口随机静态存储器SRAM、SRAM的写字线控制单元、SRAM的读字线控制单元、标志单元，其特征是：所述的写字线控制单元，包含第一寄存器链D1和第一组与门A1；第一寄存器链由第一寄存器D10、第二寄存器D11、第三寄存器D12和第三寄存器D13首尾相连构成，第一组与门A1由第一与门A10、第二与门A11、第三与门A12和第四与门A13构成；第一寄存器D10的输出连接至第二寄存器D11的数据输入端，第二寄存器D11的输出连接至第三寄存器D12的数据输入端，第三寄存器D12的输出连接至第四寄存器D13的数据输入端，第四寄存器D13的输出连接至第一寄存器D10的数据输入端；外部输入写时钟信号wclk经过非门I00反相后和外部输入写使能wen信号经过与门A00相与生成写门控时钟信号wclk_gated；写门控时钟信号wclk_gated分别连接至第一寄存器D10、第二寄存器D11、第三寄存器D12和第四寄存器D13的时钟输入端；写门控时钟信号wclk_gated经过非门I01反相后连接至锁存器L10的数据输入端，写时钟wclk信号连接至锁存器L10的使能端；锁存器L10的输出和写使能wen信号经过与门A01相与生成写字线使能信号wwlen；写字线使能信号wwlen和第一寄存器D10的输出经过第一与门A10相与后的输出连接至SRAM的写字线wwl0，写字线使能信号wwlen和第二寄存器D11的输出经过与门A11相与后的输出连接至SRAM的写字线wwl1，写字线 使能信号wwlen和第三寄存器D12的输出经过与门A12相与后的输出连接至SRAM的写字线wwl2，写字线使能信号wwlen和第四寄存器D13的输出经过与门A13相与后的输出连接至SRAM的写字线wwl3。
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