[发明专利]一种带有仲裁器的多通道DMA控制器无效
| 申请号： | 201110204935.8 | 申请日： | 2011-07-21 |
| 公开（公告）号： | CN102231142A | 公开（公告）日： | 2011-11-02 |
| 发明（设计）人： | 沈海斌;张俊;严军;吴翔 | 申请（专利权）人： | 浙江大学 |
| 主分类号： | G06F13/30 | 分类号： | G06F13/30 |
| 代理公司： | 杭州求是专利事务所有限公司 33200 | 代理人： | 杜军 |
| 地址： | 310027 浙*** | 国省代码： | 浙江;33 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明公开了一种带有仲裁器的多通道DMA控制器。现有控制器传输速度比较慢，不适合高速数据传输场合。本发明包括DMA引擎、2个主设备接口、从设备接口、通道仲裁器和寄存器堆。所述的主设备接口与总线相连，与DMA引擎相连；所述的从设备接口与总线相连，与DMA引擎相连；所述的通道仲裁器与DMA引擎相连，与多路开关相连，包括的寄存器有：仲裁策略寄存器、轮转算法寄存器、状态寄存器、固定优先级寄存器、轮转优先级寄存器；所述的寄存器堆与DMA引擎相连，与多路开关相连，分为主控制状态寄存器和各通道寄存器。本发明DMA传输速度较快，更加适合高速数据传输场合，拓展了应用范围。 | ||
| 搜索关键词： | 一种 带有 仲裁 通道 dma 控制器 | ||
【主权项】：
一种带有仲裁器的多通道DMA控制器，包括DMA引擎、两个主设备接口、从设备接口、通道仲裁器和寄存器堆，其特征在于： 所述的DMA引擎与主设备接口、从设备接口、通道仲裁器和寄存器堆均有连接，负责控制和协调DMA控制器各部分的工作；所述的主设备接口与总线相连，与DMA引擎相连；其接受DMA引擎的配置，并以总线上主设备身份控制源设备和目的设备之间完成DMA传输；所述的从设备接口与总线相连，与DMA引擎相连；CPU可以通过从设备接口向DMA控制器中读写数据，配置DMA控制器中各种寄存器，检查当前DMA控制器状态；所述的通道仲裁器与DMA引擎相连，与多路开关相连，包括的寄存器有：仲裁策略寄存器、轮转算法寄存器、状态寄存器、固定优先级寄存器和轮转优先级寄存器；通道仲裁器接受DMA引擎的配置，并在多个DMA 通道同时发起DMA 请求时，进行通道仲裁；通道仲裁器可以根据各通道的优先级选择下一个进行数据传输的通道，各通道的优先级可以事先确定，也可以由CPU和DMA控制器由通道仲裁策略确定；所述的寄存器堆与DMA引擎相连，与多路开关相连；寄存器堆分为主控制状态寄存器和各通道寄存器；主控制状态寄存器用于配置整个DMA传输设置；各通道寄存器可以修改和配置各通道源地址、目的地址、传输数据帧大小、工作模式以及优先级设置。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于浙江大学，未经浙江大学许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201110204935.8/，转载请声明来源钻瓜专利网。
- 同类专利
- 对直接存储器存取通道请求进行判优-201510050355.6
- T·E·利奇;P·朱克;W·G·德宾 - 硅实验室公司
- 2015-01-30 - 2019-06-28 - G06F13/30
- 本发明涉及对直接存储器存取通道请求进行判优。具体地，本发明公开一种方法，该方法包含接收对相关联DMA通道进行存取的多个请求，并且对所述请求进行判优。该判优包含至少部分基于该请求的相关联的固定优先级以及该请求的相关联的优先级权重来选择性地准许多个请求中的给定请求。优先级权重管理在给定时刻考虑多个请求中的哪个请求或哪些请求。
- 面向GPDSP架构的多核目录一致性装置-201610503703.5
- 刘胜;李昭然;陈海燕;许邦建;鲁建壮;陈俊杰;孔宪停;康子扬 - 中国人民解放军国防科学技术大学
- 2016-06-30 - 2019-04-05 - G06F13/30
- 一种面向GPDSP架构的多核目录一致性装置，包括：内核，包含DMA和L1D，L1D为一级数据Cache；所述DMA用来完成外设和内核间数据的搬运；所述L1D包括有Normal Deal和Monitor Deal两个并行处理单元，所述Normal Deal处理单元完成load、store指令的处理，所述Monitor Deal处理单元用来响应任意时刻抵达的监听请求，且处理过程不受Normal Deal处理单元的影响；片上末级Cache，分布式的接在片上互连网络上；片外存储DDR，数据缓存在L1D和片上末级Cache中；片上互连网络，用来接收网络请求，接收到网络请求后会首先进行译码处理，译码出目的节点和目的设备后将请求发向对应的位置。本发明具有原理简单、操作方便、灵活性高、适用范围广等优点。
- 一种数据传输方法及装置-201811114500.2
- 秦刚;姜凯;李朋 - 济南浪潮高新科技投资发展有限公司
- 2018-09-25 - 2019-02-19 - G06F13/30
- 本发明提供了一种数据传输方法及装置，该数据传输方法包括：根据获取到的读取地址从第一存储器读取至少一个待传输数据；针对所述至少一个待传输数据中的每一个待传输数据，根据所述待传输数据的优先级，从预先创建的至少两个直接内存存取DMA数据通道中选择相对应的所述DMA数据通道对所述待传输数据进行搬移；对通过所述DMA数据通道进行搬移的每一个所述待传输数据进行加解密处理，并将进行加解密处理后符合存储要求的所述待传输数据存储到第二存储器。该数据传输装置包括：数据读取单元、数据通道仲裁单元和数据加解密单元。本方案可以提高计算机处理器进行数据处理的效率。
- 用于部件认证的装置-201820027364.2
- 杰里米·赖斯;罗里·布坎南 - 半导体元件工业有限责任公司
- 2018-01-08 - 2018-10-30 - G06F13/30
- 本实用新型公开了用于部件认证的装置，可包括：包括串联的多个第一延迟级的第一延迟链；包括串联的多个第二延迟级的第二延迟链，其中第一延迟链具有与第二延迟链相同数量的延迟级；信号输入，被配置为接收输入信号，输入信号沿包括至少一个第一延迟级的第一传播路径传播并沿包括至少一个第二延迟级的第二传播路径传播；多个控制输入，每个被配置成将第一传播路径改变为包括相应第二延迟级，并将第二传播路径改变为包括相应第一延迟级，控制相应第一和第二延迟级；仲裁器，所述仲裁器被配置成将第一延迟链的第一输出与第二延迟链的第二输出之间的时间差量化成由多比特输出表示的多个时间仓；和组合器，基于多比特输出的非线性变换来提供响应输出。
- 通信终端中的内容的新鲜度感知呈现-201680050956.X
- 丹尼尔·耶林;大卫·本伊莱;罗伊·佩莱德;希蒙·莫沙维 - 腾赛拉网络有限公司
- 2016-09-29 - 2018-04-17 - G06F13/30
- 一种方法，包括将内容项目缓存在连接到通信网络(36、40)的通信终端(28)的缓存存储器(48)中。在缓存存储器中缓存的内容项目被呈现给通信终端的用户(32)。呈现给用户的缓存的内容项目的新鲜程度被评估。缓存的内容项目的呈现根据评估出的新鲜程度而有条件地修改。
- 基于PXIe总线和VISA驱动的通用DMA传输方法-201711321310.3
- 黄建;唐承苗;罗璋;曹莉东 - 成都能通科技有限公司
- 2017-12-12 - 2018-04-13 - G06F13/30
- 本发明公开了基于PXIe总线和VISA驱动的通用DMA传输方法，包括设置有PXIe总线和PXIe接口的PXIe机箱、与PXIe接口连接的PCI9054桥片、与PCI9054桥片连接的FPGA板卡以及与FPGA板卡连接的RS422收、发模块；基于PXIe总线的通用VISA驱动DMA传输方法，具体包括以下步骤安装软件；连接设备；安装驱动；测试DMA通信。本发明只需要修改加载文件，就能针对各自平台的DMA数据传输；既开发简便又省时省力，又能实现高速的PXIe总线传输数据，满足性能需求；简单方便，并且有效的实现模块化，同时解决解决DMA开发难，不能实现高速性能的问题。
- 用于提供校验响应的方法和设备-201680042398.2
- W·佩特科夫 - 罗伯特·博世有限公司
- 2016-03-02 - 2018-03-27 - G06F13/30
- 本发明涉及一种用于提供校验响应(102)的方法(200)，所述校验响应用于校验同步串行的数据总线(110)的主单元(112)的功能，其中所述方法(200)具有监测步骤(202)和提供步骤(204)。在监测步骤(202)中，监测在所述数据总线(110)的指令通道(108)上的指令位元串(120)，以识别来自所述主单元(112)的预先确定的指令(118)。在提供步骤(204)中，响应于所识别到的预先确定的指令(118)而在所述数据总线(110)的响应通道(116)上提供所述校验响应(102)，其中所述校验响应(102)的响应位元串(128)通过使用在短时存储器(124)中预定义的响应规则(126)被提供。
- 一种DMA传输报文数据的方法及装置-201510258206.9
- 邓士恩 - 新华三技术有限公司
- 2015-05-20 - 2018-01-12 - G06F13/30
- 本发明提供了一种DMA传输报文数据的方法，该方法包括中央处理单元CPU确定上次直接内存访问DMA传输完成、且上次传输的报文数据占用的源地址已经释放；CPU构造用于传输本次报文数据的第一DMA描述符；构造用于传输本次缓冲区描述符BD的第二DMA描述符；DMA控制器通过第一DMA描述符发送报文数据，在报文数据发送完毕后，通过第二DMA描述符发送BD。本发明还提供了一种DMA传输报文数据的装置。采用本发明能够提高CPU性能，同时降低报文传输延迟。
- 存储器直接访问控制装置-201710243702.6
- E.贝克;A.奥厄;E.施洛特曼 - 罗伯特·博世有限公司
- 2017-04-14 - 2017-10-27 - G06F13/30
- 存储器直接访问控制装置。本发明涉及一种存储器直接访问控制装置，其中所述存储器直接访问控制装置具有用于使所述存储器直接访问控制装置与如下总线系统连接的接口，所述总线系统使多个总线成员连接。在此，所述存储器直接访问控制装置被构造用于实施如下步骤‑ 接收不同的总线成员的至少两个查询信号，用于执行从有关的总线成员到至少一个其它的总线成员的数据传输，‑ 根据表征相应的数据传输的优先级的配置数据来确定从所述不同的总线成员到所述至少一个其它的总线成员的数据传输的顺序，‑ 在分别使用通过所述总线系统的至少一个存储器直接访问的情况下，以所确定的顺序来实施从所述不同的总线成员到所述至少一个其它的总线成员的数据传输。
- 一种计算机用数据转换器-201620376048.7
- 郭琼;黄永毅;钮靖;王秋红 - 南阳医学高等专科学校
- 2016-04-29 - 2016-10-19 - G06F13/30
- 本实用新型公开了一种计算机用数据转换器，属于计算机硬件技术领域，所述的计算机用数据转换器主要包括DisplayPort接头、DisplayPort传输延长线和转换器主体，其中，作为输入端的DisplayPort接头通过DisplayPort传输延长线与转换器主体相连，转换器主体为长方体结构，其一侧面上设有VGA转接头、HDMI转接头，另一侧面上设有DVI转接头，转换器主体上表面设有液晶显示屏，本实用新型集成了VGA、HDMI和DVI三种数据转换接口的三合一适配器，可有根据需要效将DisplayPort信号转换为视频播放设备所需的数据信号，满足客户的使用需求，同时对DisplayPort线材与数据转换器接头处结构进行调整，使其不容易磨损，同时，外形规整,便于携带。
- GPDSP中面向科学计算的高性能DMA部件-201510718802.0
- 陈书明;马胜;万江华;郭阳;刘宗林;孙书为;刘仲;彭元喜;杨柳;丁一博;刘胜 - 中国人民解放军国防科学技术大学
- 2015-10-29 - 2016-03-09 - G06F13/30
- 本发明公开了一种GPDSP中面向科学计算的高性能DMA部件，其包括：主机部分，用来根据配置的传输参数完成读写请求计算，包括逻辑通道控制器和2个通用物理通道；从机部分，用来同时为DMA做主机读核外存储体数据返回核内存储体时提供通道以及核外设备读写核内存储体提供通道；它包含缓存核外读写请求的FIFO、专用通道仲裁器、矩阵转置模块、读写AM专用通道、读写SM专用通道；当访问核内的请求从读写请求FIFO中流出后，专用通道仲裁器根据请求包的标志信号和目的地址将请求发往不同模块；总线控制器，主机部分和从机部分均与总线控制器相连。本发明具有能够支持多种传输模式、能够提高数据传输速度、提高程序执行效率等优点。
- 一种直接内存存取控制器的数据传输方法及装置-201410012698.9
- 王恩东;胡雷钧;李仁刚 - 浪潮（北京）电子信息产业有限公司
- 2014-01-10 - 2014-04-09 - G06F13/30
- 一种直接内存存取DMA控制器的数据传输方法及装置，当多个所述系统到设备DMA引擎通过仲裁机制向系统发送请求读命令时，系统将待发送给设备的第一报文或读操作命令发送到接收报文分配模块，所述接收报文分配模块解析所述第一报文或读操作命令的请求标识符，根据该请求标识将所述第一报文或读操作命令分发到相应的系统到设备DMA引擎；多个设备到系统DMA引擎通过仲裁机制向系统发送请求写命令，系统将写操作命令发送到接收报文分配模块，再传送到设备到系统DMA引擎，然后设备到系统DMA引擎通过仲裁机制发送所述第二报文给系统。采用多组并行DMA引擎同时工作，可以显著提高DMA设备接收和发送数据的效率，提升系统性能。
- 一种高效DMA控制器-201110351312.3
- 石伟 - 深圳市德赛微电子技术有限公司
- 2011-11-09 - 2013-05-15 - G06F13/30
- 本发明公开了一种实现有效利用总线吞吐率和降低时延的高效DMA控制器。DMA控制器包括DMA控制模块，用于控制外设和内存间、不同外设间和不同内存区域间的高效批量数据传输；其数据传输中外设可以根据有效缓存空间大小的不同而向DMA控制器发送不同级别的传输请求信号，该级别信号表示了外设需要立即接受数据，或者可延缓一段时间接受数据；而DMA控制器可根据不同的外设要求向总线优先级调度模块修改DMA控制器在总线的调度优先级。采用了本发明的技术方案后，可以在DMA传输中完成外设与DMA控制器间的DMA传输，总线上存在多个主设备时候，DMA控制器这个主设备可以减少与其他设备抢占总线，提高了总线的吞吐率，也降低了总线上各个主设备由于抢占总线引起的时延。
- 优先级可调多通道DMA控制器-201110324576.X
- 房远勇;吕俊;宋慧;于宏伟;袁怡诤;叶重林;丁竹生 - 北京强度环境研究所;北京航天斯达新技术装备公司;天津航天斯达新技术装备有限公司;中国运载火箭技术研究院
- 2011-10-24 - 2013-04-24 - G06F13/30
- 本发明属于一种DMA控制器，具体公开一种优先级可调多通道DMA控制器，包括：数据输入通道数相等的数据缓冲存储及其控制模块和一组控制寄存器；用于所述数据缓冲存储及其控制模块通信的多路复用模块，该模块用于把数据缓冲存储及其控制模块中的信号和数据进行多路复用后传输到DMA引擎；DMA引擎根据各数据输入通道所配置的工作模式及预设优先级完成各种数据传输任务。该DMA控制器可以实现多数据输入通道共享一个DMA数据通道。
- 支持数据解扰的访存控制器及访存控制器解扰方法-201210315237.X
- 石晶林;朱子元;刘金宝;黄守俊;冯雪林 - 北京中科晶上科技有限公司
- 2012-08-30 - 2013-01-09 - G06F13/30
- 本发明公开一种支持数据解扰的访存控制器，至少设有一个带有数据解扰功能的解扰通道，以及至少一个对数据进行判断选择的仲裁器。一种访存控制器解扰方法，包括以下步骤：从数据源中得到操作数据，并发出控制指令；根据控制指令对操作数据在访存控制器内的解扰通道中进行数据解扰；解扰完成输出解扰后的数据并存储。本发明通过在访存控制器内设置带有解扰功能的解扰通道，通过解扰通道与访存控制器中的其他元件共同作用，既能在完成数据传输，又能同时完成数据解扰处理，以此提高了访存控制器的数据处理能力；规定多个解扰通道，对不同的数据信号进行有选择的独立完成解扰，而且每个解扰通道均支持解扰序列的沿用方式。
- 优先级可调多通道DMA控制器-201120406285.0
- 房远勇;吕俊;宋慧;于宏伟;袁怡诤;叶重林;丁竹生 - 北京强度环境研究所;北京航天斯达新技术装备公司;天津航天斯达新技术装备有限公司;中国运载火箭技术研究院
- 2011-10-24 - 2012-08-29 - G06F13/30
- 本实用新型属于一种DMA控制器，具体公开一种优先级可调多通道DMA控制器，包括：数据输入通道数相等的数据缓冲存储及其控制模块和一组控制寄存器；用于所述数据缓冲存储及其控制模块通信的多路复用模块，该模块用于把数据缓冲存储及其控制模块中的信号和数据进行多路复用后传输到DMA引擎；DMA引擎根据各数据输入通道所配置的工作模式及预设优先级完成各种数据传输任务。该DMA控制器可以实现多数据输入通道共享一个DMA数据通道。
- 一种带有仲裁器的多通道DMA控制器-201110204935.8
- 沈海斌;张俊;严军;吴翔 - 浙江大学
- 2011-07-21 - 2011-11-02 - G06F13/30
- 本发明公开了一种带有仲裁器的多通道DMA控制器。现有控制器传输速度比较慢，不适合高速数据传输场合。本发明包括DMA引擎、2个主设备接口、从设备接口、通道仲裁器和寄存器堆。所述的主设备接口与总线相连，与DMA引擎相连；所述的从设备接口与总线相连，与DMA引擎相连；所述的通道仲裁器与DMA引擎相连，与多路开关相连，包括的寄存器有：仲裁策略寄存器、轮转算法寄存器、状态寄存器、固定优先级寄存器、轮转优先级寄存器；所述的寄存器堆与DMA引擎相连，与多路开关相连，分为主控制状态寄存器和各通道寄存器。本发明DMA传输速度较快，更加适合高速数据传输场合，拓展了应用范围。
- 一种税控加密卡的控制方法-201110034888.7
- 苏振宇 - 浪潮电子信息产业股份有限公司
- 2011-02-09 - 2011-06-29 - G06F13/30
- 本发明提供了一种税控加密卡的控制方法，该方法是通过FPGA的状态机和DMA控制器实现的。本发明采用Moore型状态机作为整个加密卡的核心控制单元，对专用密码算法芯片进行控制和操作。另外通过DMA控制器在内存和加密卡上的RAM区开辟了一条直接传送数据的通路，实现数据的DMA传输，使得加密卡在速度和效率方面大大提高。
- 直接存储器存取控制器-200780046013.0
- 约瑟夫·W·特里斯;罗德尼·J·佩萨文托;格雷格·D·拉赫蒂;史蒂文·道森 - 密克罗奇普技术公司
- 2007-12-14 - 2009-10-14 - G06F13/30
- 一种系统具有至少一个总线、一与所述总线耦合的中央处理单元(CPU)、一与所述总线耦合的存储器、一具有多个DMA通道且独立于所述CPU而操作且与所述总线耦合的直接存储器存取(DMA)控制器，其中为存取所述总线，所述DMA控制器可在第一模式下编程以具有优于所述CPU的优先权，且可在第二模式下编程，在所述第二模式下所述DMA控制器的至少一个DMA通道被暂停存取所述总线。
- USB多通道传输方法、系统及主机-200910077422.8
- 管红超 - 深圳华为通信技术有限公司
- 2009-02-10 - 2009-07-15 - G06F13/30
- 本发明实施例涉及一种USB多通道传输方法、系统及主机，其中方法包括：当检测到USB外设接入时，为该USB外设的每个块传输通道设定通道优先级；根据要发往所述USB外设的块传输请求所在块传输通道的通道优先级，对所述块传输请求进行排队形成块传输请求队列；根据所述通道优先级由高到低的顺序，将所述块传输请求队列中的块传输请求逐一发送给所述USB外设。主机包括：优先级设定模块、排队模块和发送模块。系统包括：主机和USB外设。真正解决多功能设备复用USB块传输通道的问题，从而保证具有高优先级的关键业务的正常运行。
- 专利分类
