[发明专利]一种减小半导体器件中交叠电容的方法

摘要

本发明一般涉及一种半导体制备技术领域，更确切的说，本发明涉及一种利用多晶硅栅的制备工艺中减小半导体器件中交叠电容的方法。本发明基于在不过多的改变已有制程工序的前提下，通过在栅极的制备工艺步骤中，改进多晶硅栅极的刻蚀工艺方法，来有效的改善CMOS器件的寄生的交叠电容。先进行第一步刻蚀工艺，在厚度上部分刻蚀所述多晶硅层，形成栅极的同时还保留有多晶硅层的残留部分；再进行第二步刻蚀工艺，刻蚀掉残留部分并形成凹陷于栅极的底部侧壁的横向凹槽，并且该横向凹槽有助于改善CMOS器件的寄生交叠电容。

主权项

一种减小半导体器件中交叠电容的方法，其特征在于，包括以下步骤：于一半导体器件所包含的栅氧化物层上沉积一多晶硅层；利用一辅助介质层进行光刻工艺以在所述多晶硅层上形成栅极图案，其中，栅极图案作为掩膜；以及进行第一步刻蚀工艺，在厚度上部分刻蚀所述多晶硅层，形成一上部栅极并同时形成位于栅氧化物层上所述多晶硅层的未被刻蚀掉的一多晶硅保留层；进行第二步刻蚀工艺，刻蚀掉所述多晶硅保留层并形成位于上部栅极下方的一下部栅极，同时形成凹陷于下部栅极侧壁的横向凹槽；其中，上部栅极和下部栅极共同构成所述半导体器件的栅极。