[发明专利]半导体器件及其制造方法有效
| 申请号： | 201080064468.7 | 申请日： | 2010-02-25 |
| 公开（公告）号： | CN102804384A | 公开（公告）日： | 2012-11-28 |
| 发明（设计）人： | 新井大辅;中沢芳人;细谷哲央 | 申请（专利权）人： | 瑞萨电子株式会社 |
| 主分类号： | H01L29/739 | 分类号： | H01L29/739;H01L21/336;H01L29/12;H01L29/78;H01L29/786 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 11038 | 代理人： | 高科 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 为了提高IGBT的特性，尤其是减小额定损失、切断时间和切断损失，在具有基极层（2）、具有开口部（5）的埋入绝缘膜（3）、在开口部（5）之下与基极层（2）连接的表面半导体层（4）、在表面半导体层上形成的p型沟道形成层（7）、n+型源极层（8）、p+型发射极层（9）、在表面半导体层（4）上夹着栅绝缘膜（10）形成的栅电极（11）、n+型缓冲层（18）和p型集电极层（19）的IGBT中，表面半导体层（4）的厚度为20nm~100nm左右。 | ||
| 搜索关键词： | 半导体器件 及其 制造 方法 | ||
【主权项】：
一种半导体器件，包含IGBT，其特征在于，上述IGBT具有：（a）p型集电极层；（b）在上述p型集电极层的上部形成的n型缓冲层；（c）在上述n型缓冲层的上部形成，且电阻比上述n型缓冲层高的n型基极层；（d）在上述n型基极层的上部形成，且与上述n型基极层电气连接的表面半导体层；（e）在上述表面半导体层的一部分上形成的p型沟道形成层；（f）一部分由栅绝缘膜构成，且形成为夹着上述p型沟道形成层的至少一部分的多层绝缘膜；（g）在上述表面半导体层的内部，形成为与上述p型沟道形成层电气连接，且具有比上述p型沟道形成层高的p型杂质浓度的p型发射极层；（h）在上述表面半导体层的一部分上形成，且与上述p型沟道形成层和上述p型发射极层二者都电气连接的n型源极层；（i）在上述栅绝缘膜的上部形成的栅电极；（j）在上述p型集电极层的下部形成，且与上述p型集电极层电气连接的集电极电极；和（k）在上述p型发射极层和上述n型源极层的上部形成，且与上述p型发射极层和上述n型源极层电气连接的发射极电极，在用上述多层绝缘膜夹着上述p型沟道形成层的区域上，上述多层绝缘膜相互间最接近的区域上的上述p型沟道形成层的厚度为20nm~100nm。
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