[发明专利]动态时钟反馈锁存电路以及其锁存方法

摘要

动态时钟反馈锁存电路以及其锁存方法。该动态时钟反馈锁存电路，其包含一反馈路径，当时钟输入下降至低电平时，则输出产生一数据值，其为数据输入的函数；当时钟输入上升至高电平并经一延迟期间后，则输出产生一预设锁存值。当时钟输入为低电平时，第一晶体管将一节点预充电至高逻辑值。当时钟输入为高电平时，第二晶体管提供一放电路径，用以将节点由预充电的高逻辑值放电至低逻辑值。在延迟期间，反馈路径的输出控制第三晶体管，当数据值为高电平时，则将节点放电至一低逻辑值；当数据值为低电平时，使得节点保持在预充电的高逻辑值。当时钟输出上升至高电平并经过延迟期间后，反馈路径产生预定锁存值，其使得数据值的反相值被锁存于节点。

主权项

一种动态时钟反馈锁存电路，包含：一反馈路径，用以接收一时钟输入及多个数据输入；当该时钟输入下降至低电平时，该反馈路径输出产生一数据值，其为这些数据输入的函数；当该时钟输入上升至高电平并经一延迟期间后，该反馈路径输出产生一预设锁存值；一第一晶体管，当该时钟输入为低电平时，提供一充电路径于一电压源及一节点之间，用以将该节点预充电至一高逻辑值；当该时钟输出为高电平时，则不提供该充电路径；一第二晶体管，当该时钟输入为高电平时，提供一放电路径，用以选择性地将该节点由该预充电的高逻辑值放电至一低逻辑值；当该时钟输入为低电平时，则不提供该放电路径；及一第三晶体管，耦接于该节点和该第二晶体管之间，并受控于该反馈路径的输出，在该延迟期间，当该数据值为高电平时，则经由该第二晶体管的放电路径将该节点放电至一低逻辑值；当该数据值为低电平时，则通过该第三晶体管使得该节点保持在预充电的高逻辑值；其中，当该时钟输出上升至高电平并经过该延迟期间后，该反馈路径产生该预设锁存值，其使得该数据值的反相值被锁存于该节点。