[发明专利]动态时钟反馈锁存电路以及其锁存方法

权利要求书

1.一种动态时钟反馈锁存电路，包含：

一反馈路径，用以接收一时钟输入及多个数据输入；当该时钟输入下降至低电平时，该反馈路径输出产生一数据值，其为这些数据输入的函数；当该时钟输入上升至高电平并经一延迟期间后，该反馈路径输出产生一预设锁存值；

一第一晶体管，当该时钟输入为低电平时，提供一充电路径于一电压源及一节点之间，用以将该节点预充电至一高逻辑值；当该时钟输出为高电平时，则不提供该充电路径；

一第二晶体管，当该时钟输入为高电平时，提供一放电路径，用以选择性地将该节点由该预充电的高逻辑值放电至一低逻辑值；当该时钟输入为低电平时，则不提供该放电路径；及

一第三晶体管，耦接于该节点和该第二晶体管之间，并受控于该反馈路径的输出，在该延迟期间，当该数据值为高电平时，则经由该第二晶体管的放电路径将该节点放电至一低逻辑值；当该数据值为低电平时，则通过该第三晶体管使得该节点保持在预充电的高逻辑值；

其中，当该时钟输出上升至高电平并经过该延迟期间后，该反馈路径产生该预设锁存值，其使得该数据值的反相值被锁存于该节点。

2.如权利要求1所述的动态时钟反馈锁存电路，其中该第一晶体管包含一P型沟道装置，其具有一源极耦接至该电压源，一漏极耦接至该节点，一栅极耦接至该时钟输入，该第二晶体管包含一N型沟道装置，其具有一源极接地，一漏极耦接至该第三晶体管，一栅极耦接至该时钟输入，该第三晶体管包含一N型沟道装置，其具有一源极耦接至该第二晶体管，一漏极耦接至该节点，一栅极耦接至该反馈路径输出。

3.如权利要求1所述的动态时钟反馈锁存电路，还包含：

一输出锁存，其输入耦接至该节点，用以锁存并输出该节点的一反相值，其中该输出锁存包含：

一反相器，其输入耦接至该节点；

一P型沟道装置，其栅极耦接至该反相器的输出，其源极耦接至该电压源，其漏极耦接至该节点；及

一N型沟道装置，其栅极耦接至该反相器的输出，其源极接地，其漏极耦接至该节点。

4.如权利要求3所述的动态时钟反馈锁存电路，其中该输出锁存还包含：

一第二P型沟道装置，耦接于该节点与该第一P型沟道装置之间，且该第二P型沟道装置具有一栅极，耦接至该反馈路径的输出。

5.如权利要求2所述的动态时钟反馈锁存电路，其中该输出锁存还包含：

一第二P型沟道装置，耦接于该第一P型沟道装置与该电压源之间，且该第二P型沟道装置具有一栅极，耦接至该反馈路径的输出。

6.如权利要求1所述的动态时钟反馈锁存电路，其中该反馈路径包含一组合逻辑电路用以输出产生该数据值，其为这些数据输入及该时钟输入的函数，其中当该时钟输入为低电平时，该组合逻辑电路产生该数据值，其为这些数据输入的函数；当该时钟输入为高电平时，无论这些数据输入为何，该组合逻辑电路均产生该预设锁存值。

7.如权利要求6所述的动态时钟反馈锁存电路，其中该反馈路径包含：

一反相器，其输入耦接以接收该时钟输入；

一与非门，其第一输入耦接以接收该反相器的输出，其第二输入耦接以接收一第一数据输入；及

一或非门，其第一输入耦接以接收该与非门的输出，其第二输入耦接以接收一第二数据输入。

8.如权利要求6所述的动态时钟反馈锁存电路，其中该反馈路径包含：

一反相器，其输入耦接以接收该时钟输入；

一第一与非门，其第一输入耦接以接收该反相器的输出，其第二输入耦接以接收一第一数据输入；

一第二与非门，其第一输入耦接以接收该反相器的输出，其第二输入耦接以接收一第二数据输入；及

一多工器，其第一输入及第二输入分别耦接以接收该第一与非门及该第二与非门的反相输出，其选择控制输入耦接以接收一第三数据输入。

9.如权利要求8所述的动态时钟反馈锁存电路，其中该第一数据输入包含一组合逻辑电路，其所产生的输出系假设该一第三数据输入为高电平；其中该一第二数据输入包含一组合逻辑电路，其所产生的输出系假设该一第三数据输入为低电平。