[发明专利]动态时钟反馈锁存电路以及其锁存方法

说明书

技术领域

本发明涉及数字电路的动态逻辑，尤其涉及一种锁存(latch)电路。

背景技术

为了于单位时间内可以处理更多的指令，需要缩短微处理器的时钟周期的时间。为了符合此需求，其中一种作法为缩减电路元件尺寸并改良相关制程。另一种作法则是使用动态逻辑，特别是使用于关键时序路径(criticaltiming paths)上。然而，即使是动态所估算的数据信号仍必须加以锁存。传统静态锁存电路(static latch)所造成的延迟时间占用时钟周期时间(或半个时钟周期时间)相当的比例，进而剥夺了剩余的时钟周期时间给动态逻辑以进行数据估算。因此，需要提出一种方法以减少锁存动态估算数据相关的延迟时间。

发明内容

根据本发明特征之一，本发明提出一种动态时钟反馈锁存电路。动态时钟反馈锁存电路包含一反馈路径，用以接收一时钟输入及多个数据输入；当时钟输入下降至低电平时，反馈路径输出产生一数据值，其为数据输入的函数；当时钟输入上升至高电平并经一延迟期间后，反馈路径输出产生一预设锁存值。动态时钟反馈锁存电路还包含一第一晶体管，当时钟输入为低电平时，提供一充电路径于一电压源及一节点之间，用以将节点预充电至一高逻辑值；当时钟输出为高电平时，则不提供充电路径。动态时钟反馈锁存电路还包含一第二晶体管，当时钟输入为高电平时，提供一放电路径，用以选择性地将节点由预充电的高逻辑值放电至一低逻辑值；当时钟输入为低电平时，则不提供放电路径。动态时钟反馈锁存电路还包含一第三晶体管，耦接于节点和第二晶体管之间，并受控于反馈路径的输出，在延迟期间，当数据值为高电平时，则经由第二晶体管的放电路径将节点放电至一低逻辑值；当数据值为低电平时，则通过第三晶体管使得节点保持在预充电的高逻辑值。其中，当时钟输出上升至高电平并经过延迟期间后，反馈路径产生预定锁存值，其使得数据值的反相值被锁存于节点。

根据本发明另一特征，本发明提出一种以动态时钟反馈方式的数据值锁存方法。当时钟输入为低电平时，将一节点预充电至一高逻辑值。当时钟输入下降至低电平时，输出产生一数据值，其为多个数据输入的函数。在时钟输入为高电平之前段期间，当数据值为高电平时，则将节点放电至一低逻辑值；当数据值为低电平时，则让节点保持在预充电的高逻辑值。在时钟输入为高电平之后段期间，输出产生一预设值，以隔离节点，用以锁存节点于前段期间因放电所产生的低逻辑值或者所保持的高逻辑值。

附图说明

图1显示本发明第一实施例的动态时钟反馈锁存电路。

图2显示本发明第二实施例的动态时钟反馈锁存电路。

图3显示本发明第三实施例的动态时钟反馈锁存电路。

【主要元件符号说明】

100    (第一实施例)动态时钟反馈锁存电路

101    第一反相器

102    第二反相器

103    第三反相器

104    第四反相器

105    第五反相器

112    与非门

112A   第一与非门

112B   第二与非门

116    多工器

122    输入端SHIFT

124    输入端PH1

126    输出端DOUT

128    节点XEN

132    节点EIN

134    输入端E0

136    输入端E1

200    (第二实施例)动态时钟反馈锁存电路

300    (第三实施例)动态时钟反馈锁存电路

302    或非门

306    反相器

N1、N2、N3、N4    N型沟道晶体管

P1、P2、P3        P型沟道晶体管

具体实施方式

本实施例所公开的电路使用动态时钟反馈锁存(dynamic clock feedback latch)，其可有效去除关键路径的锁存，因而得以去除锁存造成的延迟。

图1显示本发明第一实施例的动态时钟反馈锁存电路100，其具有四输入端：E0134、E1136、SHIFT 122及PH1124，并具有一输出端：DOUT 126。双输入的第一与非门(NAND gate)112A于其第一输入端接收E0134，而双输入的第二与非门112B于其第一输入端接收E1136。本实施例的电路说明是依照一般习惯，将布尔逻辑0对应至低电压，而布尔逻辑1对应至高电压。