[发明专利]一种高速8B/10B编码器和解码器及其对错误输入的处理方法无效
| 申请号： | 200910236064.0 | 申请日： | 2009-10-19 |
| 公开（公告）号： | CN101674089A | 公开（公告）日： | 2010-03-17 |
| 发明（设计）人： | 王东辉;王琪;华斯亮;侯朝焕;张铁军 | 申请（专利权）人： | 中国科学院声学研究所 |
| 主分类号： | H03M5/14 | 分类号： | H03M5/14 |
| 代理公司： | 北京法思腾知识产权代理有限公司 | 代理人： | 杨小蓉 |
| 地址： | 100190北京市海淀区*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明提供了一种高速8B/10B编码器和解码器及其对错误输入的处理方法，编码器包括：数据字符预编码模块、RD计算模块和数据字符预编码修正模块，该编码器采用流水线结构和并行处理方法；所述的数据字符预编码模块和数据字符预编码修正模块、RD计算模块分别进行预编码和后修正，所述的数据字符预编码模块在第一级流水中对输入数据进行预编码，并通过RD_turn模块计算当前输入码字是否会导致RD发生翻转；所述的RD计算模块在第二级流水线中计算经过当前码字后的RD值，并利用上一个时钟周期计算所得的RD值来对当前码字的预编码结果进行修正。本发明应用于高速串行接口中，均采用流水线结构和并行处理方法，从而简化了电路设计，缩短了关键路径，并提高了速度。 | ||
| 搜索关键词： | 一种 高速 10 编码器 解码器 及其 错误 输入 处理 方法 | ||
【主权项】：
1、一种高速8B/10B编码器，包括：数据字符预编码模块(10a)、RD计算模块(20a，20b)和数据字符预编码修正模块(30a)，其特征在于：该高速8B/10B编码器采用流水线结构和并行处理方法；所述的数据字符预编码模块(10a)和数据字符预编码修正模块(30a)、RD计算模块(20b)分别进行预编码和后修正，所述的数据字符预编码模块(10a)在第一级流水中对输入数据进行预编码，并通过RD_turn模块(20a)计算当前输入码字是否会导致RD发生翻转；所述的RD计算模块(20b)在第二级流水线中计算经过当前码字后的RD值，并利用上一个时钟周期计算所得的RD值来对当前码字的预编码结果进行修正；所述的数据字符预编码模块(10a)通过一级寄存器连接到数据字符预编码修正模块(30a)并输出；所述的RD_turn模块(20a)通过一级寄存器连接到RD计算模块(20b)并输出；所述的RD计算模块(20b)通过一级寄存器连接到数据字符预编码修正模块(30a)和控制字符预编码修正模块(30b)以及RD计算模块(20b)。
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