[发明专利]一种高速8B/10B编码器和解码器及其对错误输入的处理方法

权利要求书

1.一种高速8B/10B编码器，包括：数据字符预编码模块（10a）、RD_turn 计算模块（20a），RD计算模块（20b）和数据字符预编码修正模块（30a）和控制 字符预编码修正模块（30b），其特征在于：该高速8B/10B编码器采用流水线结构 和并行处理方法；

所述的数据字符预编码模块（10a）和数据字符预编码修正模块（30a）、RD 计算模块（20b）分别进行预编码和后修正，所述的数据字符预编码模块（10a） 在第一级流水中对当前输入码字进行预编码，并通过RD_turn计算模块（20a）计 算所述当前输入码字是否会导致RD发生翻转；所述的RD计算模块（20b）在第 二级流水线中计算输入数据流经过当前输入码字后的RD值，并利用上一个时钟 周期计算所得的RD值来对当前输入码字的预编码结果进行修正；

所述的数据字符预编码模块（10a）通过第一级寄存器连接到数据字符预编码 修正模块（30a）并输出；所述的RD_turn计算模块（20a）通过第一级寄存器连 接到RD计算模块（20b）并输出；所述的RD计算模块（20b）输出结果通过第 二级寄存器连接到数据字符预编码修正模块（30a）和控制字符预编码修正模块 （30b）以及RD计算模块（20b）作为它们的输入信号。

2.根据权利要求1所述的高速8B/10B编码器，其特征在于：所述的编码器 分别按照数据字符和控制字符的编码规则同时进行编码，所述的编码器还包括控 制字符预编码模块（10b）、和数据/控制字符选择模块（40）；所述的数据字符预 编码修正模块（30a）和控制字符预编码修正模块（30b）连接数据/控制字符选择 模块（40），所述的数据/控制字符选择模块（40）根据输入的控制字符标志位K 对两种编码进行选择输出。

3.根据权利要求2所述的高速8B/10B编码器，其特征在于：预编码时，默 认当前RD值为负，所述数据字符预编码模块（10a）将当前输入码字作为数据字 符进行5B/6B编码和3B/4B编码；所述控制字符预编码模块（10b）将当前输入 码字作为控制字符进行编码，并计算输入数据流经过当前输入码字后RD的变化 信息。

4.根据权利要求2所述的高速8B/10B编码器，其特征在于：所述的数据字 符预编码修正模块（30a）和控制字符预编码修正模块（30b），用于根据上一个周 期计算所得并存入第二级寄存器的RD值来控制编码的后修正。

5.一种高速8B/10B解码器，包括数据解码模块（50）、不均衡性等标志位计 算模块（60）以及不均衡性计算和不均衡错误检测模块（80），其特征在于：该高 速8B/10B解码器采用流水线和并行处理的结构，能够同时解码和检测码流的不均 衡错误；所述的数据解码模块（50）和不均衡性等标志位计算模块（60）、不均衡 性计算和不均衡错误检测模块（80）分别用来对输入码字进行解码和不均衡错误 检测；

所述的数据解码模块（50）在第一级流水线中对输入码字进行解码，若输入 为有效编码码字，将其按照编码规则进行解码，若输入为无效编码码字，则将其 解码为一个固定的错误标志码字，并通过不均衡性等标志位计算模块（60）得到 用于不均衡性计算和不均衡错误检测模块（80）计算所需要的标志位；

所述的不均衡性计算和不均衡错误检测模块（80）在第二级流水线中进行不 均衡性判断和对解码的结果的RD计算，并利用上一个时钟周期计算所得的RD 值来判断是否发生不均衡错误；

输入数据通过第一级寄存器连接到所述的数据解码模块（50）和不均衡性等 标志位计算模块（60），在第一级流水线中对10比特输入数据进行6B/5B解码和 4B/3B解码，并计算6B和4B数据的不均衡性，所述的不均衡性等标志位计算模 块（60）的输出通过第二级寄存器连接到不均衡性计算和不均衡错误检测模块 （80），并且通过第三级寄存器将上一个时钟周期计算所得的RD的值锁存后再作 为不均衡性计算和不均衡错误检测模块（80）的输入信号。