[发明专利]动态数据流结构中存储-匹配-转发单元电路

摘要

令牌暂存-匹配-转发单元可以被用于数据流电路实现令牌暂存、令牌匹配和令牌转发功能，其特征在于：整个单元由令牌暂存单元、令牌匹配单元和令牌转发单元构成，令牌暂存单元由令牌暂存器和令牌标志位两部分组成，令牌标志位由一组C单元构成，表示令牌是否就绪，令牌匹配单元由匹配逻辑、锁存器、仲裁器和一个多路选择器构成，其中匹配逻辑和仲裁器的具体形式需要根据应用要求进行配置，令牌匹配单元根据令牌暂存器中令牌的情况，输出就绪令牌的地址，令牌转发单元取出这个就绪的令牌，令牌转发单元由两个C单元、一个与门、一个或门、一个延时单元和输出寄存器构成，两个C单元实现转发单元与周围单元的握手通信，延时单元保证暂存器中的令牌可以正确地写入输出暂存器中，与门和或门保证clear信号和lock信号的时序正确。

主权项

本发明提出的令牌暂存-匹配-转发单元，由令牌暂存单元、令牌匹配单元和令牌转发单元三个单元组成，具有以下特征：令牌暂存单元的输入端口有，请求端口(Req)，写操作的地址端口(WA，write address)，写操作的数据端口(WD，write data)，读操作的地址端口(RA，read address)，令牌清除端口(clear)，输出端口有，令牌标志位端口(flag)，读操作的数据端口(RD，read address)，应答端口(Ack)；令牌暂存单元的写操作的地址端口(WA)和写操作的数据端口(WD)分别连接输入令牌的地址信号和数据信号，请求端口(Req)连接输入请求信号(req)，应答端口输出应答信号(ack)，请求信号和应答信号是一对握手信号，与其他单元完成握手协议；令牌暂存单元的令牌标志位端口(flag)输出令牌标志位信号(flag)，令牌标志信号(flag)是令牌匹配单元的输入；令牌暂存单元的令牌清除端口(clear)连接令牌转发单元发送的令牌清除信号(clear)，读操作的地址端口(RA，read address)连接令牌匹配单元发送的地址信号(raddr)，令牌暂存单元从读操作的数据端口(RD，read data)输出地址信号指定的数据(rdata)，该数据信号(rdata)是令牌转发单元的输入信号；令牌匹配单元的输入信号端口有，令牌标志位端口(flag)，锁存信号端口(lock)，输出信号端口有，地址端口(raddr)，请求信号端口(fetch)；令牌匹配单元的令牌标志位端口连接令牌暂存单元输出的令牌标志位信号(flag)，锁存信号端口连接令牌转发单元输出的锁存信号(lock)，地址端口输出地址信号(raddr)，该信号是令牌暂存单元的输入信号，请求端口信号输出请求信号(fetch)，该信号是令牌转发单元的输入信号；令牌转发单元的输入信号端口有，输入请求信号端口(fetch)，应答信号端口(ack)，数据端口(data)，输出信号端口有，锁存信号端口(lock)，令牌清除信号端口(clear)，输出请求信号端口(req)，输出令牌端口(output)；令牌转发单元的输入请求信号端口(fetch)连接令牌匹配单元输出的请求信号(fetch)，应答信号端口(ack)连接外部握手协议中的应答信号，数据端口(data)连接令牌暂存单元输出的令牌，锁存信号端口(lock)输出锁存信号，该信号是令牌匹配单元的输入信号，令牌清除信号端口(clear)输出令牌清除信号，该信号是令牌暂存单元的输入信号，输出请求信号端口(req)输出外部握手协议的请求信号(req)，输出令牌端口(output)向外部输出令牌暂存-匹配-转发单元输出的令牌；所述的令牌暂存单元具有以下特征：令牌暂存单元有以下输入端口，写操作的数据端口(WD，write data)，写操作的地址端口(WA，write address)，输入请求端口(Req)，令牌清除端口(clear)，读操作的地址端口(RA，read address)，令牌标志位端口 (flag)，有以下输出端口，输出应答端口(Ack)，读操作的数据端口(RD，read data)；写操作的地址端口(WA)的输入信号是令牌的地址信号(waddr)，waddr是多路开关MUX1和多路开关MUX2的输入信号， 写操作的数据端口(WD)的输入信号是令牌的数据信号(wdata)，输入请求端口的输入是握手协议的请求信号(req)，该信号是C单元cin的输入，cin的另一个输入是内部的应答信号(ack_in)，cin的输出是内部请求信号(req_in)，该信号也是外部的应答信号(ack)，MUX1的输入信号是waddr信号和wdata信号，其输出信号是n组信号(data_in[0]~data_in[n-1])，每组信号的位宽与wdata信号的位宽一样，n为令牌暂存器的个数即可以存储多少个令牌，MUX2的输入信号是waddr信号和req_in信号，MUX2的输出信号是n个信号(req[0]~req[n-1])，n为令牌暂存器的个数也为令牌标志位的个数，多路开关DEMUX1的输入是waddr信号和n个信号(flag[0]~flag[n-1])，DEMUX1的输出信号是ack_in信号，令牌暂存器中有n个C单元，req[0]~req[n-1]分别为n个C单元的输入，clear[0]~clear[n-1]分别为n个C单元的输入，n个C单元的输出为flag[0]~flag[n-1]，令牌暂存单元的标志位端口(flag)输出flag[0]~flag[n-1]，令牌暂存单元中有n个寄存器(data[0]~data[n-1])，n个寄存器的数据输入分别为信号data_in[0]~data[n-1]，n个寄存器的请求信号分别为信号req[0]~req[n-1]，n个寄存器的输出分别为信号dout[0]~dout[n-1]，令牌清除端口(clear)的输入信号是令牌转发单元输出的令牌清除信号(clear)，读操作的地址端口(RA)的输入是令牌匹配单元输出的地址信号(raddr)，读操作的数据端口(RD)输出读出的数据信号(rdata)，该信号是令牌转发单元的输入信号，多路开关MUX3的输入是clear信号和raddr信号，MUX3的输出是n个信号(clear[0]~clear[n-1])，多路开关DEMUX2的输入是raddr信号和n组信号(dout[0]~data[n-1])，每一组信号的位宽与rdata信号的位宽一致，DEMUX2的输出是rdata信号；所述的令牌匹配单元具有以下特征：令牌匹配单元的输入端口有，令牌标志位端口(flag)，锁存端口(lock)，令牌匹配单元的输出端口有，地址端口(raddr)，请求信号端口(fetch)；令牌标志位端口的输入信号是令牌标志位信号(flag)，该信号是令牌暂存单元的输出信号，flag信号是Match Logic的输入信号，Match Logic的输出信号是n个信号(r[0]~r[n-1])，信号r[0]~r[n-1]是锁存器Latch的输入信号，Latch的另一个输入是锁存端口(lock)的输入信号lock，该信号是令牌转发单元的输出信号，Latch的输出信号是n个信号(L[0]~L[n-1])，信号L[0]~L[n-1]是仲裁器(Arbiter)的输入，仲裁器的输出是地址信号(raddr)，该信号是令牌暂存单元的输入信号，仲裁器可能还需要其他外部信号(这需要根据仲裁器的具体形式确定)，信号raddr是多路开关MUX的控制输入，信号r[0]~r[n-1]是MUX的输入，MUX的输出是请求信号fetch，该信号是令牌转发单元的输入信号；所述的令牌转发单元具有以下特征：令牌转发单元的输入信号端口有，输入请求信号端口(fetch)，应答信号端口(ack)，数据端口(data)，输出端口有，锁存信号端口(lock)，令牌清除信号端口(clear)，输出请求信号端口(req)，输出令牌端口(output)；输入请求信号端口(fetch)输入请求信号fetch，fetch信号是C单元C1的输入，C1的另一个输入是输出请求信号端口输出的req信号，C1的输出是延时单元delay的输入，延时单元delay的输出是C单元C2的输入，C2的另一个输入是应答信号端口(ack)输入的应答信号ack，C2的输出是请求信号req，该信号也是输出寄存器R的触发信号，寄存器R的数据输入信号是数据端口(data)输入的令牌(data)，寄存器R的输出信号是output，该信号是输出令牌端口的输出信号，两输入或门b的输入信号分别是C1的输出信号和C2的输出信号，b的输出信号是lock信号，两输入与门a的输入信号分别是是C1的输出信号和C2的输出信号，a的输出信号是clear信号。