[发明专利]动态数据流结构中存储-匹配-转发单元电路

权利要求书

1.一种令牌暂存-匹配-转发单元，其特征在于，由令牌暂存单元、令牌匹配单 元和令牌转发单元三个单元组成，其中：

令牌暂存单元，输入端口有，请求端口Req，写操作的地址端口WA，写 操作的数据端口WD，读操作的地址端口RA，令牌清除端口clear，输出端口 有，令牌标志位端口flag，读操作的数据端口RD，应答端口Ack；

令牌暂存单元的写操作的地址端口WA和写操作的数据端口WD分别连接 输入令牌的地址信号和数据信号，请求端口Req连接输入请求信号req，应答 端口输出应答信号ack，请求信号和应答信号是一对握手信号，与其他单元完 成握手协议；

令牌暂存单元的令牌标志位端口flag输出令牌标志位信号flag，令牌标志 位信号flag是令牌匹配单元的输入；

令牌暂存单元的令牌清除端口clear连接令牌转发单元发送的令牌清除信 号clear，读操作的地址端口RA连接令牌匹配单元发送的地址信号raddr，令 牌暂存单元从读操作的数据端口RD输出地址信号指定的数据rdata，该数据 rdata输入到令牌转发单元中；

令牌匹配单元的输入信号端口有，令牌标志位端口flag，锁存信号端口 lock，输出信号端口有，地址端口raddr，请求信号端口fetch；

令牌匹配单元的令牌标志位端口连接令牌暂存单元输出的令牌标志位信 号flag，锁存信号端口连接令牌转发单元输出的锁存信号lock，地址端口输出 地址信号raddr，该信号是令牌暂存单元的输入信号，请求信号端口输出请求 信号fetch，该信号是令牌转发单元的输入信号；

令牌转发单元的输入信号端口有，输入请求信号端口fetch，应答信号端 口ack，数据端口data，输出信号端口有，锁存信号端口lock，令牌清除信号 端口clear，输出请求信号端口req，输出令牌端口output；

令牌转发单元的输入请求信号端口fetch连接令牌匹配单元输出的请求信 号fetch，应答信号端口ack连接外部握手协议中的应答信号，数据端口data 连接令牌暂存单元的读操作的数据端口RD，锁存信号端口lock输出锁存信号， 该信号是令牌匹配单元的输入信号，令牌清除信号端口clear输出令牌清除信 号，该信号是令牌暂存单元的输入信号，输出请求信号端口req输出外部握手 协议的请求信号req，输出令牌端口output向外部输出令牌暂存-匹配-转发单 元输出的令牌；

所述的令牌暂存单元具有以下特征：

令牌暂存单元有以下输入端口，写操作的数据端口WD，写操作的地址端 口WA，输入请求端口Req，令牌清除端口clear，读操作的地址端口RA，有 以下输出端口，令牌标志位端口flag，输出应答端口Ack，读操作的数据端口 RD；

令牌暂存单元包含若干个令牌存储寄存器，令牌存储寄存器的数目用n表 示；写操作的地址端口WA的输入信号是令牌的地址信号waddr，该地址信号 waddr是多路开关MUX1和多路开关MUX2的输入信号，写操作的数据端口 WD的输入信号是令牌的数据信号wdata，输入请求端口的输入是握手协议的 请求信号req，该信号是C单元cin的输入，cin的另一个输入是内部的应答信 号ack_in，cin的输出是内部请求信号req_in，该信号也是外部的应答信号ack， MUX1的输入信号是所述令牌的地址信号waddr和所述令牌的数据信号 wdata，其输出信号是n组信号data_in[0]～data_in[n-1]，每组信号的位宽与 wdata信号的位宽一样，MUX2的输入信号是所述令牌的地址信号waddr和 req_in信号，MUX2的输出信号是n个信号req[0]～req[n-1]，多路开关DEMUX1 的输入是所述令牌的地址信号waddr和n个信号flag[0]～flag[n-1]，DEMUX1的 输出信号是ack_in信号，令牌暂存单元中有n个C单元，req[0]～req[n-1]分别 为n个C单元的输入，clear[0]～clear[n-1]分别为n个C单元的另一组输入，n 个C单元的输出为flag[0]～flag[n-1]，令牌暂存单元的标志位端口flag输出 flag[0]～flag[n-1]，n个令牌存储寄存器的数据输入分别为信号 data_in[0]～data_in[n-1]，n个令牌存储寄存器的请求信号分别为信号 req[0]～req[n-1]，n个令牌存储寄存器的输出分别为信号dout[0]～dout[n-1]，令 牌清除端口clear的输入信号是令牌转发单元输出的令牌清除信号clear，读操 作的地址端口RA的输入是令牌匹配单元输出的地址信号raddr，读操作的数 据端口RD输出读出的数据信号rdata，该信号是令牌转发单元的输入信号， 多路开关MUX3的输入是所述令牌清除信号clear和所述令牌匹配单元输出的 地址信号raddr，MUX3的输出是n个信号clear[0]～clear[n-1]，多路开关DEMUX2 的输入是raddr信号和n组信号dout[0]～dout[n-1]，每一组信号的位宽与所述 读出的数据信号rdata的位宽一致，DEMUX2的输出是所述读出的数据信号 rdata；

所述的令牌匹配单元具有以下特征：

令牌匹配单元的输入端口有，令牌标志位端口flag，锁存信号端口lock， 令牌匹配单元的输出端口有，地址端口raddr，请求信号端口fetch；

令牌匹配单元包含一个匹配逻辑，是一个组合逻辑；令牌标志位端口的输 入信号是令牌标志位信号flag，该令牌标志位信号flag是令牌暂存单元的输出 信号，该flag信号是匹配逻辑的输入信号，匹配逻辑的输出信号是n个信号 r[0]～r[n-1]，其表示哪些组输入令牌已经就绪，每个信号对应一组输入令牌， 该n个信号r[0]～r[n-1]是锁存器Latch的输入信号，所述锁存器Latch的另一个 输入是锁存信号端口lock的输入信号lock，该信号是令牌转发单元的输出信 号，Latch的输出信号是n个信号L[0]～L[n-1]，信号L[0]～L[n-1]是仲裁器Arbiter 的输入，仲裁器的输出是地址信号raddr，该信号是令牌暂存单元的输入信号， 仲裁器的作用是从就绪的令牌组中选择一组，输出该组在令牌暂存单元中的 地址给令牌转发单元和令牌暂存单元，信号raddr是多路开关MUX的控制输 入，信号r[0]～r[n-1]是MUX的输入，MUX的输出是请求信号fetch，该信号是 令牌转发单元的输入信号；

所述的令牌转发单元具有以下特征：

令牌转发单元的输入信号端口有，输入请求信号端口fetch，应答信号端 口ack，数据端口data，输出端口有，锁存信号端口lock，令牌清除信号端口 clear，输出请求信号端口req，输出令牌端口output；

输入请求信号端口fetch输入所述请求信号fetch，该请求信号fetch是C 单元C1的输入，C1的另一个输入是输出请求信号端口输出的req信号，C1 的输出是延时单元delay的输入，延时单元delay的输出是C单元C2的输入， C2的另一个输入是应答信号端口ack输入的应答信号ack，C2的输出是请求 信号req，该信号也是输出寄存器R的触发信号，寄存器R的数据输入信号是 数据端口data输入的令牌data，寄存器R的输出信号是output，该信号是输 出令牌端口的输出信号，两输入或门b的输入信号分别是C1的输出信号和C2 的输出信号，b的输出信号是lock信号，两输入与门a的输入信号分别是C1 的输出信号和C2的输出信号，a的输出信号是clear信号；

所述延时单元delay的作用是增加输入信号和输出信号的延时，

T_delay+T_celement≥T_b+T_latch+T_arbiter+T_rdata+T_setup

其中T_delay是delay单元的延时，T_celement是C单元的延时，T_b是或门b的 延时，T_latch和T_arbiter分别是匹配单元中锁存器和仲裁器的延时，T_rdata是从暂存 单元取出令牌的延时，T_setup是输出寄存器的setup时间，以保证C2的输出上 升时，令牌暂存单元的令牌已经被取出并出现在输出寄存器R的输入端。