[发明专利]一种基于系统级芯片的高速数据流加密传输方法有效
| 申请号： | 200910092278.5 | 申请日： | 2009-09-08 |
| 公开（公告）号： | CN102012882A | 公开（公告）日： | 2011-04-13 |
| 发明（设计）人： | 刘曼;艾方;李伟;文胜利 | 申请（专利权）人： | 同方股份有限公司 |
| 主分类号： | G06F13/38 | 分类号： | G06F13/38;G06F9/38 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 100083 北京*** | 国省代码： | 北京;11 |
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| 摘要： | 一种基于系统级芯片的高速数据流加密传输方法，涉及计算机技术领域。本发明的方法步骤为：①在第n个周期，通讯接口一接收数据包a并存放在RAM1内；RAM2中的数据包b加密；RAM3中经加密的数据包d信息经通讯接口二发送出去；②在第n+1个周期，RAM1中的数据包a加密；RAM2中经加密的数据包b信息经通讯接口二发送出去；通讯接口一接收数据包e并存放在RAM3内；③在第n+2个周期，RAM1中经加密的数据包a信息经通讯接口二发送出去；通讯接口一接收数据包c并存放在RAM2内；RAM3中的数据包e加密。本发明利用系统级芯片SOC内的硬件模块完成数据的加密和高速传输功能，具有安全度高、传输速度快的特点。 | ||
| 搜索关键词： | 一种 基于 系统 芯片 高速 数据流 加密 传输 方法 | ||
【主权项】：
一种基于系统级芯片的高速数据流加密传输方法，它使用的系统级芯片包括相互连接的通讯接口一、加密模块和通讯接口二，通讯接口一的输入端和通讯接口二的输出端分别连接数据通路，系统级芯片上还包括分别对通讯接口一、加密模块和通讯接口二进行控制的CPU以及在同一周期内分别对应三个不同数据包的三个随机存储模块RAM1、RAM2和RAM3，高速数据流加密传输的步骤为：①n为自然数，在第n个周期，通讯接口一从数据通路接收数据包a并存放在RAM1内；加密模块对RAM2中的数据包b进行加密；RAM3中经加密的数据包d信息经通讯接口二发送出去；②在第n+1个周期，加密模块对RAM1中的数据包a加密；RAM2中经加密的数据包b信息经通讯接口二发送出去；通讯接口一从数据通路接收数据包e并存放在RAM3内；③在第n+2个周期，RAM1中经加密的数据包a信息经通讯接口二发送出去；通讯接口一从数据通路接收数据包c并存放在RAM2内；加密模块对RAM3中的数据包e加密。
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