[发明专利]一种低功耗多模QC-LDPC码解码器及其工作方法

摘要

本发明涉及一种低功耗多模QC-LDPC码解码器硬件结构及其工作方法，解码器主要包括输入输出缓存、存储器阵列、算术逻辑运算阵列、互连网络和主控制器等部分，采用并行度为b的阵列式架构，以保证较高的数据吞吐量。其工作方法采用优化的归一化和积算法，重新配置两步迭代，优化中间存储信息，使之能够在保证纠错能力的前提下更加高效的完成软判决解码。这种设计方法适合于任意码率、任意码长的规则和非规则QC-LDPC码；大大减少片上存储资源，减少互联线网络，降低后端布线难度，提高芯片利用率，有效降低芯片功耗。

主权项

1.一种低功耗多模QC-LDPC码解码器，由输入输出缓存、保存中间信息的存储器阵列、存储奇偶校验矩阵H的片上存储器、算术逻辑运算阵列、互连网络和主控制器组成，采用部分并行的阵列式结构，其特征在于：所述解码器系统的并行度为b，b为QC-LDPC展开因子；所述算术逻辑运算阵列包括b路数据恢复器阵列、b路循环移位器、b路搜索器阵列、b路累加器和b路奇偶校验处理阵列；由6只2选1多路开关选通组成b组横向处理单元CFU、b组纵向处理单元BFU和b组横向纵向混合处理单元HFU；所述b组横向处理单元CFU由b路数据恢复器阵列、b路循环移位器、b路搜索器阵列、b路累加器和b路奇偶校验处理阵列组成；所述b组纵向处理单元BFU由b路数据恢复器阵列、b路循环移位器和b路累加器组成；所述b组横向纵向混合处理单元HFU由上述b组横向处理单元CFU和b组纵向处理单元BFU组合而成。