[发明专利]信息处理装置、存储器控制方法以及存储器控制装置无效
| 申请号： | 200910005537.6 | 申请日： | 2009-01-19 |
| 公开（公告）号： | CN101539888A | 公开（公告）日： | 2009-09-23 |
| 发明（设计）人： | 杉崎刚;井上爱一郎;青木直纯;本车田强 | 申请（专利权）人： | 富士通株式会社 |
| 主分类号： | G06F12/08 | 分类号： | G06F12/08 |
| 代理公司： | 北京集佳知识产权代理有限公司 | 代理人： | 杜 诚;高少蔚 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明提供一种信息处理装置、存储器控制方法以及存储器控制装置。信息处理装置包括多个节点(SB0、SB1)，其中每一个节点具有主存储器(30到33)和包括高速缓存存储器(10a到17a、10b到17b)的处理器(10到17)。所述节点(SB0、SB1)中至少一个节点的系统控制器(50-1、50-2)被设计为包括保持单元(57-1、57-2)，其保持关于存在于其隶属节点(SB0、SB1)的主存储器(30到33)中的原始数据的特定信息，其中与原始数据相对应的缓存数据不存在于其隶属节点(SB0、SB1)之外的各节点(SB0、SB1)的高速缓存存储器(10a到17a、10b到17b)中。采用这种结构，缩短了每个存储器访问的等待时间，并提高了每个侦听操作的吞吐量。 | ||
| 搜索关键词： | 信息处理 装置 存储器 控制 方法 以及 | ||
【主权项】：
1.一种信息处理装置，包括：多个节点(SB0、SB1)，所述多个节点中的每一个包括主存储器(30到33)、具有高速缓存存储器(10a到17a、10b到17b)的处理器(10到17)、以及进行控制操作以保证所述节点(SB0、SB1)间的高速缓存一致性的系统控制器(50-1、50-2)，所述节点(SB0、SB1)中至少一个节点的系统控制器(50-1、50-2)包括：保持单元(57-1、57-2)，其保持关于存在于隶属节点(SB0、SB1)下的所述主存储器(30到33)中的原始数据的特定信息，其中与所述原始数据相对应的高速缓存数据不存在于所述隶属节点之外的各节点(SB0、SB1)的高速缓存存储器(10a到17a、10b到17b)中。
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