[发明专利]一种基于FPGA实现的RA码运算电路及设计方法

摘要

本发明涉及一种基于FPGA实现的RA码运算电路及设计方法，属于数字通信技术的信道编码和大规模集成电路设计的技术领域。本发明包括编码电路和解码电路，根据编码交织图样设计一个编码交织映射表MAP_ENC，编码控制逻辑根据MAP_ENC通过简单运算直接从信息节点得到码节点；设计一个更新m[u，c]交织映射表MAP_UPD，更新m[u，c]控制逻辑根据MAP_UPD通过简单运算从m[c，u]的信息得到m[u，c]；设计一个判决输出交织映射表MAP_DEC，判决输出控制逻辑根据MAP_DEC通过简单运算从m[u，c]的信息得到解码信息。本发明减少了RA码编解码的运算时间，提高了通信系统的信道编解码效率，可以方便地集成到数字通信系统的设计中，为信道编码基于RA码的通信专用芯片的设计提供了基础。

主权项

1、一种基于FPGA实现的RA码运算电路，其特征在于，编码电路包括发送信息缓存控制逻辑模块、原始信息缓冲区模块、编码控制逻辑模块、编码信息缓冲区模块、并/串转换逻辑模块、编码交织映射表MAP_ENC；解码电路包括信息采集/处理/存储控制逻辑、更新m[y，c]控制逻辑模块、更新m[c，u]控制逻辑模块、更新m[u，c]控制逻辑模块、更新m[c，y]控制逻辑模块、迭代次数控制逻辑模块、B(y)缓存模块、m[c，y]缓存模块、m[y，c]缓存模块、m[c，u]缓存模块、m[u，c]缓存模块、数据判决输出逻辑模块、更新m[u，c]交织映射表模块MAP_UPD、判决输出交织映射表MAP_DEC；所述的发送信息缓存控制逻辑负责将发送信息写入到原始信息缓冲区和启动编码控制逻辑；所述的并/串转换逻辑负责将编码信息缓冲区的数据进行并/串转换后发送给后续处理电路；所述的编码控制逻辑是RA编码电路的核心，其根据编码交织映射表MAP_ENC的内容读取原始信息缓冲区的数据，通过相应运算，得到编码信息，写入到编码信息缓冲区；所述的信息采集/处理/存储控制逻辑负责接收信息的预处理、计算B(y)并将B(y)写入到B(y)缓存、启动解码迭代过程；所述的更新m[y，c]控制逻辑负责在每次迭代运算中按照算法原理更新m[y，c]的值并将更新的值写入到m[y，c]缓存；所述的更新m[c，u]控制逻辑负责在每次迭代运算中按照算法原理更新m[c，u]的值并将更新的值写入到m[c，u]缓存；所述的更新m[u，c]控制逻辑负责在每次迭代运算中按照算法原理更新m[u，c]的值并将更新的值写入到m[u，c]缓存，更新m[u，c]控制逻辑根据映射表MAP_UPD读取m[c，u]的值，经过简单运算，得到m[u，c]的更新值；所述的更新m[c，y]控制逻辑负责在每次迭代运算中按照算法原理更新m[c，y]的值并将更新的值写入到m[c，y]缓存；所述的迭代次数控制逻辑负责对迭代运算过程的控制，若达到了预设的迭代次数，结束解码过程，启动判决输出逻辑，若没有达到预设的迭代次数，解码过程继续；所述的数据判决输出逻辑负责解码信息的判决，根据判决输出交织映射表MAP_DEC的内容，读取相应的m[u，c]的值，经过运算，判决输出解码信息。