[发明专利]信息处理装置、高速缓冲存储器控制装置以及存储器访问顺序保证方法

摘要

若由某线程的存储处理改写了高速缓存RAM(21)上的数据，则地址一致判定电路(25)检索保持其他线程的请求的读取端口(22)，检查是否存在处理已完成、为加载类指令、且该指令的对象地址与存储处理的对象地址一致的请求，如果检测出相应的请求，在从保持最旧的请求的项的下一个项开始到保持上述所检测出的请求的项为止的读取端口(22)的所有项，设置基于存储的指令再执行请求标记。如果进行上述最旧的请求的处理，则指令再执行请求电路(26)针对保持在设置有基于存储的指令再执行请求标记的项的请求，向指令控制部(10)发出指令再执行请求。由此，在SMT处理器中保证线程间的数据更新的顺序性。

主权项

1.一种信息处理装置，具有对作为一系列的指令的执行单位的线程进行控制的指令控制部和具有高速缓冲存储器的高速缓存控制部，并且具有以乱序方式处理进行存储器访问的存储指令和加载指令，并同时执行多个上述线程的功能，其特征在于，上述高速缓存控制部具有：判定电路，其在由某线程执行了针对上述高速缓冲存储器的存储指令的处理的情况下，判定是否由具有先行的加载指令和后续的加载指令的其他线程，在上述先行的加载指令的处理之前执行了针对上述存储指令的对象地址的数据的上述后续的加载指令，且该后续的加载指令的对象数据在上述存储指令的处理之前返回到上述指令控制部；和指令再执行请求电路，其在由上述判定电路判定为上述对象数据在上述存储指令的处理之前返回到上述指令控制部的情况下，在处理上述先行的加载指令时，向上述指令控制部请求再执行从上述先行的加载指令的下一个指令开始到上述后续的加载指令为止的指令。