[发明专利]基于部分局部互连结构的FPGA逻辑块无效
| 申请号： | 200710098701.3 | 申请日： | 2007-04-25 |
| 公开（公告）号： | CN101295979A | 公开（公告）日： | 2008-10-29 |
| 发明（设计）人： | 周华兵;倪明浩;陈陵都;郑厚植 | 申请（专利权）人： | 中国科学院半导体研究所 |
| 主分类号： | H03K19/173 | 分类号： | H03K19/173;H03K19/00 |
| 代理公司： | 中科专利商标代理有限责任公司 | 代理人： | 汤保平 |
| 地址： | 100083北*** | 国省代码： | 北京;11 |
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| 摘要： | 一种基于部分局部互连结构的FPGA逻辑块，其特征在于，包括：8个逻辑单元，该逻辑单元之间采用专用的进位链连接；该逻辑单元包括12个端口，该12个端口包括5个数据输入端口、3个控制输入端口、1个时钟输入端口、3个输出端口；42个端口，该42个端口包括2个全局输入端口、24个输入端口和16个输出端口；该逻辑块内部采用部分局部互连结构；该逻辑块内部局部互连是均匀分布的，逻辑块输入输出端口均匀分布在矩形逻辑块四周，逻辑单元的输入输出端口均匀地连接到逻辑块四周的端口；逻辑块内部的连接单元采用二级多路复用器。 | ||
| 搜索关键词： | 基于 部分 局部 互连 结构 fpga 逻辑 | ||
【主权项】：
1.一种基于部分局部互连结构的FPGA逻辑块，其特征在于，包括：8个逻辑单元，该逻辑单元之间采用专用的进位链连接；该逻辑单元包括12个端口，该12个端口包括5个数据输入端口、3个控制输入端口、1个时钟输入端口、3个输出端口；42个端口，该42个端口包括2个全局输入端口、24个输入端口和16个输出端口；该逻辑块内部采用部分局部互连结构；该逻辑块内部局部互连是均匀分布的，逻辑块输入输出端口均匀分布在矩形逻辑块四周，逻辑单元的输入输出端口均匀地连接到逻辑块四周的端口；逻辑块内部的连接单元采用二级多路复用器。
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