[发明专利]基于部分局部互连结构的FPGA逻辑块

说明书

技术领域

本发明涉及一种FPGA逻辑块，更具体地是指一种基于部分局部互连结构的FPGA逻辑块。

背景技术

现场可编程门阵列(FPGA)的用户可编程性和低开发成本使它成为实现现代电路和系统的一种重要技术。布线资源是FPGA中非常重要的一部分，原因在于布线资源占用了FPGA约84％～92％的芯片面积，其中逻辑块内部的局部互连资源占用了FPGA约26％～46％的芯片面积。因此，逻辑块内部的局部互连结构的好坏直接影响到FPGA芯片的性能。

在FPGA的设计中，一般逻辑块内部的局部互连采用完全连接的方式，即允许逻辑块的每个输入(输出)端口都能连接到所有的逻辑单元输入(输出)端口。这种高密度的连通性使得布线更加容易，但是却大大增加了对于面积的开销。因此很多商用FPGA的逻辑块内部采用部分局部互连的结构，比如Altera的Stratix系列芯片。在Stratix系列芯片中，每个逻辑单元的输入端口可以连接到一半的逻辑块输入端口和逻辑单元输出端口，形成了50％的连通度。实验数据显示这种结构减小了大约7％的面积，而布线延迟仅仅增大了1％。

目前不同FPGA厂商在逻辑块内部采用了不同结构的逻辑单元，由于逻辑单元设计的不同，逻辑块内部的局部互连结构也有着很大的不同。逻辑单元每个端口都有着不同的逻辑特性，不同特性的逻辑端口对布线资源会有不同的需求。因此在设计部分局部互连结构的时候，需要根据端口特性的差异设定不同的连通性，有些端口还需要进行特殊的设计，从而保证逻辑块内部局部互连资源的有效利用。

采用部分局部互连结构降低了逻辑块的面积，却增大了自动布线工具布线以及逻辑映射工具包装逻辑单元的难度。传统的逻辑单元包装算法基于完全局部互连结构，并没有考虑逻辑块内部布线资源的有效分配。采用完全匹配的算法来实现逻辑块内部布线资源的分配，软件的时间复杂度太高，不适合用于包装算法的实现当中。采用贪婪策略的近似算法，可以极大减小时间复杂度，比较适合在包装算法中实现。但是贪婪策略极大依赖于内部互连结构的合理设计。因此设计出适合贪婪策略的部分局部互连结构非常重要。

发明内容

本发明的目的在于，提供一种基于部分局部互连结构的FPGA逻辑块，其与完全局部互连的逻辑块结构相比，占用了更小的芯片面积。

本发明一种基于部分局部互连结构的FPGA逻辑块，其特征在于，包括：

8个逻辑单元，该逻辑单元之间采用专用的进位链连接；该逻辑单元包括12个端口，该12个端口包括5个数据输入端口、3个控制输入端口、1个时钟输入端口、3个输出端口；

42个端口，该42个端口包括2个全局输入端口、24个输入端口和16个输出端口；

该逻辑块内部采用部分局部互连结构；

该逻辑块内部局部互连是均匀分布的，逻辑块输入输出端口均匀分布在矩形逻辑块四周，逻辑单元的输入输出端口均匀地连接到逻辑块四周的端口；

逻辑块内部的连接单元采用二级多路复用器。

其中该逻辑块内部的局部互连是：

逻辑块全局输入端口与逻辑单元时钟输入端口连接；

逻辑块输入端口与逻辑单元输入端口连接；

逻辑块输出端口与逻辑单元输出端口连接；

逻辑单元输出端口与逻辑单元数据输入端口反馈连接；

所述的逻辑块全局输入端口与逻辑单元时钟输入端口连接的局部互连是采用完全连接模式，即每个逻辑单元的时钟端口连接到所有的逻辑块全局输入端口；其他的局部互连采用部分互连模式。

其中该逻辑单元的5个数据输入端口、3个控制输入端口、1个时钟输入端口到逻辑块端口中的输入端口的连通度分别是0.5、0.5、0.5、0.25、0.25、0.25、0.25、0.25、0.25。

其中逻辑单元的3个输出端口到逻辑块输出端口的连通度均为0.5。

其中逻辑单元的3个输出端口到逻辑单元数据输入端口的连通度分别是0.25、0.5、0.5。

其中所述的二级多路复用器使用NMOS传输管作为开关单元，在SMIC 0.13 CMOS工艺条件下，NMOS传输管的栅宽是0.13微米。

附图说明

为进一步说明本发明的具体技术内容以下结合实施例及附图详细说明如后，其中：

图1示出的是逻辑块端口分布图。

图2示出的是逻辑单元结构图。

图3示出的是逻辑块输入端口到逻辑单元输入端口的互连图(控制和时钟端口互连结构调节前)。