[发明专利]基于部分局部互连结构的FPGA逻辑块

权利要求书

1.一种基于部分局部互连结构的FPGA逻辑块，其特征在于，包括：

8个逻辑单元，该逻辑单元之间采用专用的进位链连接；每个逻辑单元包括12个端口，该12个端口包括5个数据输入端口、3个控制输入端口、1个时钟输入端口、3个输出端口；

42个端口，该42个端口包括2个全局输入端口、24个输入端口和16个输出端口；

该逻辑块内部采用部分局部互连结构；

其中该逻辑块内部的局部互连是：

逻辑块全局输入端口与逻辑单元时钟输入端口连接；

逻辑块输入端口与逻辑单元输入端口连接；

逻辑块输出端口与逻辑单元输出端口连接；

逻辑单元输出端口与逻辑单元数据输入端口反馈连接；

所述的逻辑块全局输入端口与逻辑单元时钟输入端口连接的局部互连是采用完全连接模式，即每个逻辑单元的时钟端口连接到所有的逻辑块全局输入端口；其他的局部互连采用部分互连模式；

该逻辑块输入输出端口均匀分布在矩形逻辑块四周，逻辑单元的输入输出端口均匀地连接到逻辑块四周的端口；

逻辑块内部的连接单元采用二级多路复用器。

2.如权利要求1所述的基于部分局部互连结构的FPGA逻辑块，其特征在于，其中该逻辑单元的5个数据输入端口、3个控制输入端口、1个时钟输入端口到逻辑块端口中的输入端口的连通度分别是0.5、0.5、0.5、0.25、0.25、0.25、0.25、0.25、0.25。

3.如权利要求1所述的基于部分局部互连结构的FPGA逻辑块，其特征在于，其中逻辑单元的3个输出端口到逻辑块输出端口的连通度均为0.5。

4.如权利要求1所述的基于部分局部互连结构的FPGA逻辑块，其特征在于，其中逻辑单元的3个输出端口到逻辑单元数据输入端口的连通度分别是0.25、0.5、0.5。

5.如权利要求1所述的基于部分局部互连结构的FPGA逻辑块，其特征在于，其中所述的二级多路复用器使用NMOS传输管作为开关单元，在SMIC 0.13CMOS工艺条件下，NMOS传输管的栅宽是0.13微米。