[发明专利]一种高电源抑制比的E/D NMOS基准电压源

摘要

本发明公开了一种高电源抑制比的E/D NMOS基准电压源，它含有：一个E/D NMOS预基准源电路，其输出为基准源电路供电，包括四个耗尽型NMOS管和四个增强型NMOS管；一个基准源电路，包括四个耗尽型NMOS管和四个增强型NMOS管。本发明的基准源结构新颖，电路结构简单合理，不需要三极管、电阻、电容等，在普通的硅栅P阱CMOS工艺上，只需增加耗尽型NMOS的调沟注入即可，大大简化了工艺，降低成本。由于有了预基准源电路的初步稳压，使得基准源电路的输入电压受电源电压变化的影响很小，大大提高了基准电压源的电源抑制比，其电源抑制比可达到75dB以上。它可广泛应用于模拟集成电路中的电源管理电路，尤其是低压差线性电源领域。

主权项

1.一种高电源抑制比的E/D NMOS基准电压源，其特征在于，它含有：一个E/D NMOS预基准源电路，输出预基准电压VPre-Vref，包括：四个耗尽型NMOS管N1、N2、N3、N4，作为预基准源电路的启动电路，确定预基准源电路的电流，其中，N1的漏极接电源VCC，N1的源极接N2的漏极、N2的源极接N3的漏极、N3的源极接N4的漏极；四个增强型NMOS管N5、N6、N7、N8，调整预基准源电路的输出电压VPre-Vref，其中，N5的漏极接N4的源极，N5的源极接N6的漏极、N6的源极接N7的漏极、N7的源极接N8的漏极；N1、N2、N3、N4和N5、N6、N7、N8的栅极互相连接在一起，并与N1、N2、N3、N4的衬底相连后接预基准源电路的输出端VPre-Vref，N5、N6、N7、N8的衬底相连后接地GND；一个基准源电路，输出基准电压Vref，包括：四个耗尽型NMOS管N9、N10、N11、N12，作为基准源电路的启动电路，确定基准源电路的电流，其中，N9的漏极接预基准源电路的输出VPre-Vref，N9源极接N10的漏极、N10的源极接N11的漏极、N11的源极接N12的漏极，N12的源极为基准源电路的输出Vref；四个增强型NMOS管N13、N14、N15、N16，调整基准源电路的输出电压Vref，其中，N13的漏极接N12的源最，N13源极接N14的漏极、N14的源极接N15的漏极、N15的源极接N16的漏极；N9、N10、N11、N12和N13、N14、N15、N16的栅极连在一起，并与N9、N10、N11、N12的衬底相连后接基准源电路的输出端Vref，N13、N14、N15、N16的衬底相连后接地GND。