[发明专利]形成半导体器件的精细图案的方法无效
| 申请号： | 200710079292.2 | 申请日： | 2007-02-16 |
| 公开（公告）号： | CN101026087A | 公开（公告）日： | 2007-08-29 |
| 发明（设计）人： | 郑载昌 | 申请（专利权）人： | 海力士半导体有限公司 |
| 主分类号： | H01L21/00 | 分类号： | H01L21/00;H01L21/027;H01L21/3213;H01L21/768 |
| 代理公司： | 北京天昊联合知识产权代理有限公司 | 代理人： | 顾红霞;张天舒 |
| 地址： | 韩国*** | 国省代码： | 韩国;KR |
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| 摘要： | 本发明公开一种用于制造半导体器件的精细图案的方法，所述方法包括：a)在底层之上形成包括第一层硬掩模薄膜至第n层硬掩模薄膜(n为2或大于2的整数)的叠层结构，所述底层形成于半导体基板上；b)选择性蚀刻所述第n层硬掩模薄膜(顶层)以得到所述第n层的第一硬掩模图案；c)在所述第n层的第一硬掩模图案之间形成所述第n层的第二硬掩模图案；d)使用所述第n层的第一和第二硬掩模图案作为蚀刻掩模以蚀刻第(n－1)层硬掩模薄膜。重复步骤c)和步骤d)以在所述底层上形成第一层的第一和第二硬掩模图案；并且，使用所述第一层的第一和第二硬掩模图案作为蚀刻掩模以蚀刻所述底层。 | ||
| 搜索关键词： | 形成 半导体器件 精细 图案 方法 | ||
【主权项】：
1.一种用于形成半导体器件的精细图案的方法，所述方法包括：a)在底层上形成包括第一层硬掩模薄膜至第n层硬掩模薄膜的叠层结构；b)蚀刻所述第n层硬掩模薄膜以得到所述第n层的第一硬掩模图案；c)在所述第n层的第一硬掩模图案之间形成所述第n层的第二硬掩模图案；d)使用所述第n层的第一和第二硬掩模图案作为蚀刻掩模以将第(n-1)层硬掩模薄膜图案化；e)重复步骤c)至步骤d)以在所述底层上形成第一层的第一和第二硬掩模图案；以及f)使用所述第一层的第一和第二硬掩模图案作为蚀刻掩模以将所述底层图案化。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
