[发明专利]将一个ECL门改变为ECL锁存器电路结构和提高速度的方法

摘要

本发明公开将一个ECL门改变为ECL锁存器的电路结构和提高记忆单元速度的方法。至今，任何一个门电路都只能作为组合电路的逻辑单元，没有记忆功能；为完成记忆功能，至少需要二个门电路构成一个记忆单元，一个记忆单元的传输延迟时间至少是一个门电路的传输延迟时间t_pd的二倍。本发明将一个FECL门改变为一个记忆单元，即ECL记忆门或D锁存器。传统时钟cp接ECL门三极管基极，现改cp接相应三极管集电极，实际上每一个D锁存器都附加一个射极跟随器T₅，将常规时钟cp₁输入到T₅的基极，由T₅的射极输出形成cp，因cp不是取自功率时钟源，称cp为有效功率时钟。因记忆单元只用一个门构成，使D锁存器传输延迟时间接近t_pd，由此提高记忆单元速度。一个FECL主从D触发器由主和从二个D锁存器组成，主和从锁存器各自接互反的二时钟信号。可用3个主从D触发器组成一个5进制FECL移位计数器。双极型集成电路中以ECL速度最高，未来很长时间仍将保持这种优势，主要用于高速电路，在光纤通信、高速仪器仪表、巨型计算机等民用和军用领域应用前景广阔。

主权项

1.一种将反馈式ECL门改变成为ECL锁存器电路结构；管T1 和T2二射极相连，并经共用电阻R3接地，形成射极耦合；T1的集电极经电阻R1接有效功率时钟cp，T2的集电极经电阻R2接直流电源Vd；管T1和T2的二集电极c1和c2分别连接到射极跟随器T3和T4的基极，T3和T4的射极各自经电阻R4和R5接地，T3和T4的集电极接Vd，在T3和T4的射极各自形成输出Y和Q，射极跟随器T3的输出Y与D反相，而T4的输出Q与D同相；管T1的基极b1接外输入D，与D反相的Y又作为反馈信号接到T2的基极；在cp为高电平cpH 时，该电路类似施密特电路，存在二个稳定状态，具有记忆功能；二个稳定状态中处于那个稳定状态取决于cp上升沿时刻D输入值，即T1管基极b1的值；按电路要求的D输入信号应在cp低电平cpL时且cp上升沿来到之前建立稳定，锁存器在cp上升沿来到时接收D代码，并在此后cpH持续期内保存D代码，由此将一个反馈式ECL门改变成为一个D锁存器；cp为集电极输入方式，ECL电路工作在高速状态下，当很多D锁存器组成一个整体电路时，统一的cp时钟源要求提供较大的cp时钟源电流；实现时每一个D锁存器都附加一个射极跟随器T5，射极电阻为R6，而T5的集电极接电源Vcc，由T5的射极输出形成cp，cp是有效功率时钟，T5的基极输入接常规时钟cp1，cp1 为基极输入方式。