[发明专利]基于RAM及FPGA的先进先出型存储器及其控制方法无效
| 申请号： | 200510009956.9 | 申请日： | 2005-04-29 |
| 公开（公告）号： | CN1716213A | 公开（公告）日： | 2006-01-04 |
| 发明（设计）人： | 付平;黄灿杰;刘兆庆;毛凯 | 申请（专利权）人： | 哈尔滨工业大学 |
| 主分类号： | G06F12/00 | 分类号： | G06F12/00;G11C8/00 |
| 代理公司： | 哈尔滨市松花江专利商标事务所 | 代理人： | 王吉东 |
| 地址： | 150001黑龙江*** | 国省代码： | 黑龙江;23 |
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| 摘要： | 基于RAM及FPGA的先进先出型存储器及其控制方法，它涉及的是存储器技术领域。它可解决现有先进先出型存储器(FIFO)存储容量很小，其价格却非常昂贵的问题。1的数据地址总线端接3的第一总线端，2的数据地址总线端接3的第二总线端，1的读写控制信号输入端接3的第一读写控制信号输出端，2的读写控制信号输入端接3的第二读写控制信号输出端，3的左侧为数据输出总线端，3的右侧为数据输入总线端；3的控制方法步骤为：3右侧的数据总线端输入的数据分别存入到1或2中，在1或2中的数据读取完时再从2或1中读取并由3左侧的数据总线端输出。本发明能代替现有FIFO，并具有容量大、高速、低价的优点。 | ||
| 搜索关键词： | 基于 ram fpga 先进 先出型 存储器 及其 控制 方法 | ||
【主权项】：
1、基于RAM及FPGA的先进先出型存储器，其特征在于它由第一RAM随机存储器(1)、第二RAM随机存储器(2)、FPGA可编程逻辑矩阵(3)组成；第一RAM随机存储器(1)的数据地址输出输入总线端连接FPGA可编程逻辑矩阵(3)的第一数据地址输入输出总线端，第二RAM随机存储器(2)的数据地址输出输入总线端连接FPGA可编程逻辑矩阵(3)的第二数据地址输入输出总线端，第一RAM随机存储器(1)的读写控制信号输入端连接FPGA可编程逻辑矩阵(3)的第一读写控制信号输出端，第二RAM随机存储器(2)的读写控制信号输入端连接FPGA可编程逻辑矩阵(3)的第二读写控制信号输出端，FPGA可编程逻辑矩阵(3)的左侧为数据输出总线端，FPGA可编程逻辑矩阵(3)的右侧为数据输入总线端。
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