[发明专利]用于减少对处理器的中断次数的控制装置及方法

摘要

在一实时系统中，可用一种控制装置和方法及系统来达到减少对一处理器的中断次数，所述控制装置包括有：一缓冲器、一中断控制器、一辅助表。所述中断控制器接收一中断并且选择性地送出一中断信号至一处理器，所述中断控制器具有一计时器，所述辅助表可存储所述缓冲器内各中断所个别对应的一中断期限和一执行时间，所述中断控制器接收所述中断后，先将所述中断的相关信息存入所述缓冲器，然后通过比较所述中断的中断期限与所述缓冲器内各中断的执行时间，依照其结果选择性地送出所述中断信号。

主权项

1.一种用于减少对一处理器的中断次数的控制装置，包括有：一缓冲器，可存储至少一个中断的相关信息；一中断控制器，耦接至所述缓冲器，用以接收一第一中断，并选择性地送出一中断信号至所述处理器；以及一辅助表，耦接至所述中断控制器，用以存储所述缓冲器内各中断所个别对应的一中断期限和一执行时间；其中，当所述中断控制器接收所述第一中断时，即将所述第一中断的相关信息存入所述缓冲器，并计算第一中断的中断期限与所述缓冲器内各中断的执行时间总和两者的差值，再根据选择是否送出所述中断信号至所述处理器。